电子教材-时序逻辑电路教材

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1、 第 4 章 时序逻辑电路 内容提要 本章首先介绍能够存储 1 位二值信号的基本单元电路锁存器和触发器。着重介绍各种 锁存器和触发器的电路结构、工作原理、逻辑功能、特性及其描述方法。接着介绍时序逻 辑电路的基本概念、分类方法，以及时序逻辑电路的分析方法和设计方法。最后介绍常用 的中规模集成时序电路寄存器和计数器，让读者了解它们的工作原理和使用方法，为今后 设计数字系统时熟练使用中规模集成时序电路奠定良好的基础。 4.1 锁存器 在数字逻辑电路中，不但需要对二值信号进行算术运算和逻辑运算，还经常需要将这 些信号和运算结果保存起来。为此，需要使用具有记忆功能的逻辑单元电路。本章将要介 绍的锁存器（

2、Latch）和触发器（Flip- Flop）就是能够存储 1 位二值信号的基本逻辑单元电 路，它们具有以下共同特点： 第一，具有两个稳定的状态，分别用来表示逻辑 0 和逻辑 1。 第二，能根据不同的输入信号置成 0 态或 1 态。 锁存器和触发器是构成时序逻辑电路的基本单元。锁存器是对时钟信号电平敏感的存 储单元电路，而触发器则是一种对脉冲边沿敏感的存储单元电路。许多文献资料或设计人 员常常将锁存器也称为触发器， 实际上锁存器和触发器在功能上是有差别的。 本章内容中， 将对锁存器和触发器概念上作严格的区分。 4.1.1 基本 SR 锁存器 1双稳态电路 我们先来看一下由两个反相器 G1、G2构

3、成的电路，如图 4.1- 1 所示。 如果 Q 为高电平，则Q为低电平，Q反馈到 G1输入端，使 G1和 G2输出不变。电路 处于稳定状态。 如果 Q 为低电平，则Q为高电平，Q反馈到 G1输入端，使 G1和 G2输出不变。电路 处于另外一种稳定状态。 PDF 文件使用 “pdfFactory Pro“ 试用版本创建 160 第 4 章 时序逻辑电路 QQ图 4.1- 1 双稳态电路 由于这个电路有两个稳态，故称为双稳态电路（Bistate Elements） 。 这个电路没有输入，所以我们没有办法控制或改变它的状态。将上述电路加上输入信 号就可得到基本 SR 锁存器。 2由或非门构成的基本

4、SR 锁存器 由或非门构成的基本 SR 锁存器原理图如图 4.1- 2（a）所示。它由两个二输入的或非门 G1、G2交叉连接而成。S（Set）和 R（Reset）为锁存器的输入端，Q 和Q为锁存器输出 端。图 4.1- 2（b）为基本 SR 锁存器的逻辑符号。 QQ（a） （b） 图 4.1- 2 由或非门构成的基本RS 锁存器 （a）原理图 （b）逻辑符号 当 S=R=0 时，电路维持原来的状态不变。这时，基本 SR 锁存器就等同于图 4.1- 1 所 示的双稳态电路。 当 S=0，R=1 时，Q=0，Q=1，在 R=1 信号消失以后（即 R 回到 0） ，电路保持 Q=0，Q=1 状态不变

5、。 当 S = 1，R = 0 时，Q=1，Q= 0，在 S=1 信号消失以后（即 S 回到 0） ，电路保持 Q=1，Q=0 状态不变。 当 S=1，R=1 时，Q=0，Q= 0。 根据上述分析，得到如表 4.1- 1 所示的基本 SR 锁存器的输入输出逻辑关系表。 PDF 文件使用 “pdfFactory Pro“ 试用版本创建 4.1 锁存器 161 表 4.1-1 SR 锁存器输入输出关系表 S R Q Q 0 0 不 变 0 1 0 1 1 0 1 0 1 1 0 0 【例 4.1- 1】在图 4.1- 2 所示基本 SR 锁存器中，已知 S、R 波形，画出 Q 和Q对应的输出波形。

6、 Q图 4.1- 3 例 4.1- 1 时序图 解： 根据表 4.1- 1 所示的输入输出关系表， 可得到基本 SR 锁存器出输出波形如图 4.1- 3 所示。 从图 4.1- 3 所示时序图可以看到，在 S 输入端加一正脉冲，锁存器输出 Q=1，Q= 0。在 R 输入端加一正脉冲，锁存器输出 Q= 0，Q=1。可见，该锁存器的输入信号高电平有 效。 3由与非门构成的基本 SR 锁存器 由与非门构成的基本SR锁存器如图4.1- 4所示。 该锁存器的输入信号是低电平有效的，所以，输入信号S和R加了非号。在图 4.1- 4（b）所示的逻辑符号上，其输入端用小圆圈 表示用低电平作输入信号，或者称为低

7、电平有效。 &QSRQSR（a）（b）QG1G2Q 1S1RPDF 文件使用 “pdfFactory Pro“ 试用版本创建 162 第 4 章 时序逻辑电路 图 4.1- 4 由与非门构成的基本 SR 锁存器 （a）原理图 （b）逻辑符号 由与非门构成的基本 SR 锁存器的输入输出逻辑关系如表 4.1- 2 所示。 表 4.1-2 SR 锁存器输入输出关系表 S R Q Q 0 0 1 1 0 1 1 0 1 0 0 1 1 1 不 变 4锁存器的状态 在分析锁存器功能时， 常常采用状态的概念。 通常Q=1、Q=0 称为 1 态， 把Q=0、Q=1称为 0 态，把Q=1，Q=1 或Q=0，Q

8、=0 称为非正常态。 锁存器的状态还有时间上的先后关系。锁存器在接收信号之前所处的状态称为现态 （Present State） ，用 Qn表示；锁存器在接收信号之后建立的新的稳定状态称为次态（Next State） ，用 Qn+1表示。 有了以上的状态定义以后， 由或非门构成的SR锁存器的输入输出关系可用如表 4.1-3 特性表全面地表示。 表 4.1-3 基本SR 锁存器特性表 S R Qn Qn+1 S R Qn Qn+1 0 0 0 0 1 0 0 1 0 0 1 1 1 0 1 1 0 1 0 0 1 1 0 0 1 1 0 1 1 1 从此表可以看出，当 S=R=0 时，Qn+1=

9、Qn，说明锁存器状态维持不变；当 S=1，R=0 时， Qn+1=1， 锁存器置 1 态； 当 S=0， R=1 时， Qn+1=0， 锁存器置 0 态； 当 S=R=1 时，Q=0，Q=0，既不是 0 态也不是 1 态，属于非正常态，特性表中用表示。 根据特性表得到图 4.1- 5 所示的卡诺图，化简得到 SR 锁存器的特性方程 =+=+01SRQRSQnn（4.1- 1） SR=0 称为 SR 锁存器的约束方程。 PDF 文件使用 “pdfFactory Pro“ 试用版本创建 4.1 锁存器 163 图 4.1- 5 SR 锁存器的状态卡诺图【例 4.1-2】在图 4.1- 2 所示基本

10、 SR 锁存器中，已知输入 R、S 波形图，试画出Q， Q波形图。设基本 SR 锁存器的初态为 0。 Qt1t2t3t40011110100SRQ图 4.1- 6 例 4.1- 2 时序图 解：根据表 4.1- 3 所示基本 SR 锁存器特性表，可画出Q、Q 波形图如图 4.1- 6 所示。从图中可知，在 t1t2和 t3t4期间，因为 S=R=1，Q 和Q均为 0。在 t2t3期间，R 由 1 回到0，锁存器回到正常的互补输出状态 Q=1 和Q=0。但在 t4时刻，S、R 同时变为 0，则 Q 和Q将同时变为 1， 一旦 Q 和Q变为 1 又通过反馈通路立即使 Q、Q变为 0， 电路将在 Q

11、=Q=0到 Q=Q=1 之间振荡。在实际电路中，由于两个门的传输延迟不可能完全一致，因此，锁 存器最终将固定在某一稳态， 但无法判断究竟回到 0 态还是回到 1 态， 因此在画波形图时， 这一区间用斜线表示。在实际使用时，应避免出现这种情况。 5基本 SR 锁存器的 VHDL语言描述 library IEEE； use IEEE.std_logic_1164.all； entity SRLATCH is port（S，R：in std_logic； Q：out std_logic） ； end SRLATCH； PDF 文件使用 “pdfFactory Pro“ 试用版本创建 164 第 4

12、章 时序逻辑电路 architecture one of SRLATCH is begin process（S，R） begin if S=1 then Q=0 ； end if， if R=1 then Q=1 ； end if； end process； end； END； 4.1.2 钟控 SR 锁存器 对前面的基本 SR 锁存器来说，任何时候都可以接收 S、R 输入信号，只要 S、R 改变， 锁存器的状态就会改变。这样，当多个锁存器同时工作时无法“步调一致” 。 钟控 SR 锁 存器增加了一对逻辑门 G3和 G4，并引入了一时钟脉冲 （Clock Pusle ，简称 CP）信号， 其

13、电路结构和逻辑符号如图 4.1- 7 所示。 QQ图 4.1- 7 钟控 SR 锁存器的电路结构及逻辑符号 （a）电路结构 （b）逻辑符号 从图 4.1- 7（a）所示电路图可知，钟控 SR 锁存器是利用时钟脉冲 CP 去控制两个与 非门的开通和关闭。当 CP=0 时，G3、G4处于封锁状态，输出均为逻辑 1 状态，锁存器的 输出状态不受 S、R 信号的影响，保持原状态不变。当 CP=1 时，G3、G4处于开通状态，S、 R 信号传送到基本 SR 锁存器，从而翻转到相应状态。显然，当 CP=1 时，钟控 SR 锁存器 的逻辑功能与表 4.1- 3 完全一致。 在图 4.1- 7（b）所示的逻辑

14、符号中，框图中的 C1 表示编号为 1 的一个时钟信号。1S 和 1R 表示受 C1 控制的两个输入信号。 只有 C1 为有效电平时， 1S 和 1R 信号才能起作用。 方框外部的时钟输入端如果没有小圆圈表示时钟信号的高电平有效，如果时钟输入端如果 有小圆圈表示时钟信号的低电平有效。 下面通过一个例子来说明基本 SR 锁存器与钟控 SR 锁存器的区别。 PDF 文件使用 “pdfFactory Pro“ 试用版本创建 4.1 锁存器 165 【例 4.1- 3】基本 SR 锁存器与钟控 SR 锁存器的输入波形分别如图 4.1- 8（a）和（b） 所示，试分别画出其输出波形。 图 4.1- 8

15、例4.1- 2 输入波形 （a）基本 SR 锁存器输入波形 （b）钟控 SR 锁存器输入波形 解：基本 SR 锁存器与钟控 SR 锁存器的输出波形分别如图 4.1- 9（a）和 4.1- 9（b）所 示 图 4.1- 9 输出波形 （a）基本RS 锁存器输出波形 （b）钟控RS 锁存器输出波形 从图中可以看到，虽然基本 SR 锁存器与钟控 SR 锁存器输入信号完全一样，但输出 并不完全相同。 原因是基本 SR 锁存器在任何时刻都能接收输入信号， 而钟控 SR 锁存器只 能在 CP 脉冲高电平期间接收输入信号。 4.1.3 钟控 D 锁存器 钟控 SR 锁存器（D Latch）有两个独立的控制输入端 S 和 R，在某些控制场合使用显 得十分方便，比如，符合某一条件时，可以将 SR 锁存置成 1 态，符合另一条件时，可以 置成 0 态。但是，钟控 SR 锁存器的输入信号 S、R 不能同时为 1，给使用带来不便。钟控 D 锁存器就是针对这个问题的一种改进。钟控 D 锁存器有两种常用的电路结构，一种是采 用逻辑门构成的钟控 D 锁存器，另一种是采用 CMOS 传输门构成的钟控 D 锁存器。 1采用逻辑门构成的钟控 D 锁存器 采用逻辑门构成的钟控 D 锁存器的电路结构和逻辑符号如图 4.1- 10 所示，它只有一PDF 文件使用 “pdfFactory Pro“ 试用版本创建