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1、可编程逻辑器件的发展历程及概述可编程逻辑器件的发展历程及概述发布日期：2006-2-1 16:25:16作者：未知出处：不详当今社会是数字化的社会，是数字集成电路广泛应用的社会。数字集成电路本身在不断地进行更新换代。它由早期的电子管、晶体管、小中规模集成电路、发展到超大规模集成电路(VLSIC，几万门以上)以及许多具有特定功能的专用集成电路。但是，随着微电子技术的发展， 设计与制造集成电路的任务已不完全由半导体厂商来独立承担。系统设计师们更愿意自己设计专用集成电路(ASIC)芯片，而且希望 ASIC 的设计周期尽可能短，最好是在实验室里就能设计出合适的ASIC 芯片，并且立即投入实际应用之中，
2、因而出现了现场可编程逻辑器件(FPLD)，其中应用最广泛的当属现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)。早期的可编程逻辑器件只有可编程只读存贮器(PROM)、紫外线可按除只读存贮器(EPROM)和电可擦除只读存贮器(EEPROM)三种。由于结构的限制，它们只能完成简单的数字逻辑功能。其后，出现了一类结构上稍复杂的可编程芯片，即可编程逻辑器件(PLD)，它能够完成各种数字逻辑功能。典型的 PLD 由一个“与”门和一个“或”门阵列组成， 而任意一个组合逻辑都可以用“与一或”表达式来描述， 所以， PLD 能以乘积和的形式完成大量的组合逻辑功能。这一阶段的产品主要有 PAL(可编
3、程阵列逻辑)和 GAL(通用阵列逻辑)。PAL 由一个可编程的“与”平面和一个固定的“或”平面构成，或门的输出可以通过触发器有选择地被置为寄存状态。 PAL 器件是现场可编程的，它的实现工艺有反熔丝技术、EPROM 技术和 EEPROM 技术。还有一类结构更为灵活的逻辑器件是可编程逻辑阵列(PLA)，它也由一个“与”平面和一个“或”平面构成，但是这两个平面的连接关系是可编程的。 PLA 器件既有现场可编程的，也有掩膜可编程的。在 PAL 的基础上，又发展了一种通用阵列逻辑 GAL (Generic Array Logic)，如 GAL16V8,GAL22V10 等。它采用了 EEPROM 工艺
4、，实现了电可按除、电可改写，其输出结构是可编程的逻辑宏单元，因而它的设计具有很强的灵活性，至今仍有许多人使用。 这些早期的 PLD 器件的一个共同特点是可以实现速度特性较好的逻辑功能， 但其过于简单的结构也使它们只能实现规模较小的电路。为了弥补这一缺陷，20 世纪 80 年代中期。 Altera 和 Xilinx 分别推出了类似于 PAL 结构的扩展型 CPLD(Complex Programmab1e Logic Dvice)和与标准门阵列类似的FPGA(Field Programmable Gate Array)，它们都具有体系结构和逻辑单元灵活、集成度高以及适用范围宽等特点。 这两种器件
5、兼容了 PLD 和通用门阵列的优点，可实现较大规模的电路，编程也很灵活。与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点，因此被广泛应用于产品的原型设计和产品生产(一般在 10,000 件以下)之中。 几乎所有应用门阵列、 PLD 和中小规模通用数字集成电路的场合均可应用 FPGA 和 CPLD 器件。（注：不同厂家的叫法不尽相同，Xilinx 把，基于查找表技术，SRAM 工艺，要外挂配置用的 EEPROM 的 PLD 叫 FPGA；把基于乘积项技术，Fla
6、sh（类似 EEPROM 工艺）工艺的 PLD 叫 CPLD; Altera 把自己的 PLD 产品:MAX 系列（乘积项技术，EEPROM 工艺）,FLEX 系列（查找表技术，SRAM 工艺）都叫作 CPLD,即复杂 PLD(Complex PLD),由于 FLEX 系列也是 SRAM 工艺,基于查找表技术，要外挂配置用的 EPROM,用法和 Xilinx 的 FPGA 一样，所以很多人把 Altera 的 FELX 系列产品也叫做 FPGA.（8 寸硅晶片，每一个小方格经过切割，封装后就是一片芯片）FPGAFPGACPLDCPLD 概述概述FPGA(现场可编程门阵列)与 CPLD(复杂可编
7、程逻辑器件)都是可编程逻辑器件，它们是在 PAL,GAL 等逻辑器件的基础之上发展起来的。同以往的PAL,GAL 等相比较，FPGACPLD 的规模比较大，它可以替代几十甚至几千块通用 IC 芯片。这样的 FPGACPLD 实际上就是一个子系统部件。 这种芯片受到世界范围内电子工程设计人员的广泛关注和普遍欢迎。经过了十几年的发展，许多公司都开发出了多种可编程逻辑器件。比较典型的就是 Xilinx 公司的 FPGA 器件系列和 Altera 公司的 CPLD 器件系列， 它们开发较早，占用了较大的 PLD 市场。通常来说，在欧洲用 Xilinx 的人多，在日本和亚太地区用 ALTERA 的人多，
8、在美国则是平分秋色。全球 PLD/FPGA 产品 60%以上是由Altera 和 Xilinx 提供的。 可以讲 Altera 和 Xilinx 共同决定了 PLD 技术的发展方向。当然还有许多其它类型器件，如：Lattice，Vantis，Actel，Quicklogic，Lucent等。 （99 年 Lattice 收购了 Vantis，成为第三大 PLD 供应商；同年 Xilinx 收购了 Philips 的 PLD 部门）19981998 年世界十大年世界十大 PLDPLD 公司公司排名公司销售额(亿美金)市场占有率1 1AlteraAltera5.965.9630.130.12 2X
9、ilinxXilinx5.745.7429.029.03 3VantisVantis2.202.2011.111.14 4LatticeLattice2.182.1811.011.05 5ActelActel1.391.397.07.06 6LuccentLuccent0.850.854.34.37 7CypressCypress0.440.442.22.28 8AtmelAtmel0.420.422.12.19 9PhilipsPhilips0.280.281.41.41010QuicklogicQuicklogic0.240.241.21.2资料来源：99 年 4 月电子产品世界尽管 FP
10、GA,CPLD 和其它类型 PLD 的结构各有其特点和长处，但概括起来，它们是由三大部分组成的，一个二维的逻辑块阵列，构成了 PLD 器件的逻辑组成核心。输入输出块：连接逻辑块的互连资源。连线资源：由各种长度的连线线段组成，其中也有一些可编程的连接开关，它们用于逻辑块之间、逻辑块与输入输出块之间的连接。典型的 PLD 的框图对用户而言，CPLD 与 FPGA 的内部结构稍有不同，但用法一样，所以多数情况下，不加以区分。FPGACPLD 芯片都是特殊的 ASIC 芯片， 它们除了具有 ASIC 的特点之外， 还具有以下几个优点：随着 VlSI(Very Large Scale IC，超大规模集成
11、电路)工艺的不断提高单一芯片内部可以容纳上百万个晶体管， FPGACPLD 芯片的规模也越来越大，其单片逻辑门数已达到上百万门，它所能实现的功能也越来越强，同时也可以实现系统集成。FPGACPLD 芯片在出厂之前都做过百分之百的测试， 不需要设计人员承担投片风险和费用， 设计人员只需在自己的实验室里就可以通过相关的软硬件环境来完成芯片的最终功能设计。所以， FPGACPLD 的资金投入小，节省了许多潜在的花费。用户可以反复地编程、擦除、使用或者在外围电路不动的情况下用不同软件就可实现不同的功能。所以，用 FPGAPLD 试制样片，能以最快的速度占领市场。 FPGACPLD 软件包中有各种输入工
12、具和仿真工具，及版图设计工具和编程器等全线产品，电路设计人员在很短的时间内就可完成电路的输入、编译、优化、仿真，直至最后芯片的制作。 当电路有少量改动时，更能显示出 FPGACPLD 的优势。电路设计人员使用FPGACPLD 进行电路设计时，不需要具备专门的 IC(集成电路)深层次的知识， FPGACPLD 软件易学易用， 可以使设计人员更能集中精力进行电路设计， 快速将产品推向市场。PLD/FPGAPLD/FPGA 结构与原理初步结构与原理初步( (一一) )发布日期：2006-2-1 16:21:35作者：未知出处：不详一一. .基于乘积项（基于乘积项（Product-Term)Produ
13、ct-Term)的的 PLDPLD 结构结构采用这种结构的 PLD 芯片有：Altera 的 MAX7000，MAX3000 系列（EEPROM 工艺）,Xilinx 的 XC9500 系列（Flash 工艺）和 Lattice,Cypress 的大部分产品（EEPROM 工艺）我们先看一下这种 PLD 的总体结构（以 MAX7000 为例，其他型号的结构与此都非常相似）：图 1 基于乘积项的 PLD 内部结构这种 PLD 可分为三块结构：宏单元（Marocell)，可编程连线（PIA)和 I/O 控制块。 宏单元是 PLD 的基本结构，由它来实现基本的逻辑功能。图 1 中兰色部分是多个宏单元
14、的集合（因为宏单元较多，没有一一画出）。可编程连线负责信号传递，连接所有的宏单元。I/O 控制块负责输入输出的电气特性控制，比如可以设定集电极开路输出，摆率控制，三态输出等。 图 1 左上的INPUT/GCLK1，INPUT/GCLRn,INPUT/OE1,INPUT/OE2 是全局时钟，清零和输出使能信号，这几个信号有专用连线与 PLD 中每个宏单元相连，信号到每个宏单元的延时相同并且延时最短。宏单元的具体结构见下图：图 2 宏单元结构左侧是乘积项阵列，实际就是一个与或阵列，每一个交叉点都是一个可编程熔丝，如果导通就是实现“与”逻辑。后面的乘积项选择矩阵是一个“或”阵列。两者一起完成组合逻辑
15、。图右侧是一个可编程 D 触发器，它的时钟，清零输入都可以编程选择，可以使用专用的全局清零和全局时钟，也可以使用内部逻辑（乘积项阵列）产生的时钟和清零。如果不需要触发器，也可以将此触发器旁路，信号直接输给 PIA 或输出到 I/O 脚。二二. .乘积项结构乘积项结构 PLDPLD 的逻辑实现原理的逻辑实现原理下面我们以一个简单的电路为例,具体说明 PLD 是如何利用以上结构实现逻辑的，电路如下图：图 3假设组合逻辑的输出(AND3 的输出)为 f，则 f=(A+B)*C*(!D)=A*C*!D + B*C*!D ( 我们以!D 表示 D 的“非”）PLD 将以下面的方式来实现组合逻辑 f:图
16、4A,B,C,D 由 PLD 芯片的管脚输入后进入可编程连线阵列（PIA)，在内部会产生 A,A 反,B,B 反,C,C 反,D,D 反 8 个输出。图中每一个叉表示相连（可编程熔丝导通），所以得到：f= f1 + f2 = (A*C*!D) + (B*C*!D) 。这样组合逻辑就实现了。 图 3 电路中D 触发器的实现比较简单，直接利用宏单元中的可编程 D 触发器来实现。时钟信号 CLK 由 I/O 脚输入后进入芯片内部的全局时钟专用通道，直接连接到可编程触发器的时钟端。可编程触发器的输出与 I/O 脚相连，把结果输出到芯片管脚。这样 PLD 就完成了图 3 所示电路的功能。（以上这些步骤都是由软件自动完成的，不需要人为干预）图 3 的电路是一个很简单的例子，只需要一个宏单元就可以完成。但对于一个复杂的电路，一个宏单元是不能实现的，这时就需要通过并联扩展项和共享扩展项将多个宏单元相连，宏单元的输出也可以连接到可编程连线阵列，再做为另一个宏单元的输入。这样 PLD 就可以实现更复杂逻辑。这种基于乘积项的 PLD 基本都是由 EEPROM
