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1、科學與工程技術期刊 第四卷 第一期 民國九十七科學與工程技術期刊 第四卷 第一期 民國九十七 Journal of Science and Engineering Technology, Vol. 4, No. 1, pp. 11-17 (2008) 11 低功之高效能動態輯電設計 低功之高效能動態輯電設計 邱威豪 重廷 浩仁 大大學資訊工程學系 51591 彰化縣大村鄉山腳 112 號 摘 要摘 要 電（leakage current）在深次微米與米電的設計中是一個相當重要且又棘手的問題；這種現象使得必要的電能耗損變得相當嚴重。在本篇文中，我們針對 Pseudo-Footless骨牌式電提出
2、 Conditional Isolator 的設計技術，可以進一步將動態節點（dynamic node）與下輯迴（pull-down network, PDN）隔開，在犧牲整體電速的前提下，減少Pseudo-Footless 骨牌式電於運算週期的必要功消耗問題。根據於 32 輸入 OR 閘的實驗結果顯示，相較於 Pseudo-Footless 骨牌式電與傳統骨牌式電，Conditional Isolator 技術可以顯著改善電所引起的功消耗達到 80%。 關鍵詞：關鍵詞：電，Pseudo-Footless 骨牌式電，動態電 A Conditional Isolator Technique fo
3、r Wide Pseudo-Footless Domino Logic Circuits WEI-HAO CHIU, TSUNG-TING YEH and HOW-RERN LIN Department of Computer Science and Information Engineering, Da-Yeh University No. 112, Shanjiao Rd., Dacun, Changhua, Taiwan 51591, R.O.C. ABSTRACT Leakage current is a critical issue in the design of very dee
4、p submicron circuits, causing serious unnecessary power consumption. In this study, we propose a Conditional Isolator design technique for wide fan-in domino circuits. This Conditional Isolator can circumstantially separate the dynamic node from a Pull-Down Network (PDN) and reduce unnecessary power
5、 consumption during the evaluation cycle in Pseudo-Footless Domino logic without sacrificing performance. From the results of an experimental simulation on 32-input OR gates, it is shown that the Conditional Isolator technique can achieve more than 80% improvement in leakage power when compared to t
6、hat of conventional footless and robust Pseudo-Footless Domino gates. Key Words: leakage current, pseudo-footless domino logic, dynamic circuit 科學與工程技術期刊 第四卷 第一期 民國九十七科學與工程技術期刊 第四卷 第一期 民國九十七 12 一、簡介一、簡介 動態輯電具有快速運算且面積較小的優點 ， 因此常被用在要求高速且較複雜的超大型積體電（very large scale integrated circuit, VLSI）中，如骨牌式電，是典型常
7、被採用的動態輯電。然而，動態輯電雖具有運算快速且面積較小的優點 ， 但是功消耗問題卻明顯比靜態輯電嚴重；尤有甚者，在先進製程的深次微米與米電，諸如 DC 電、電以及 Discharge tolerant 等問題，都將使得動態輯電的高功消耗問題雪上加霜 3。 隨著晶片的功能日益複雜（如資寬越越大等） ，電中所包含的放電徑亦隨之增加 ， 使得電因電所引起的功消耗變得越越嚴重。 以圖 1 的 OR 閘骨牌式電為 ， 經過預充 （precharge）週期後，節點 N1的電壓值為 High 的態；為維持動態節點 N1的電壓值為 High 的態 ， 電必須持續的補償因電所引起的電壓下，因此，一個夠大的 K
8、eeper (Mk) 迴是必要的。 但是由預充週期轉換到運算（evaluate）週期的瞬間，由輸入值的組合，決定動態節點 N1的電壓值應變為 Low的態，Keeper 迴在這瞬間仍會提供強的充電，因而造成多的電從 Mk失到放電端點上。圖 2 明這種現象，雖然 pull-down network（PDN）是處於放電，但 Mk還是會在 N1未被下前繼續充電，形成一邊放電又一邊充電的情況，這是所謂的 DC 電問題。在動態輯電中，為保持一定的 Discharge tolerant，這是很難解決的額外功消耗。 為解決 DC 電的問題，有許多學者致於在維持電的運作效能下，如何低耗能的設計方案之研究 1,
9、2, 4-6，本文針對 wide Pseudo-Footless 骨牌式電，提出 圖圖 1. 骨牌式骨牌式 OR 閘閘 圖圖 2. 骨牌式電的骨牌式電的 DC 電電 Conditional Isolator 設計技術，能在維持電的運作效能下，低耗能且加強電的雜訊容許能。 本文其餘的章節結構如下 ， 我們將於第 2 節回顧解決電及 DC 電問題的相關文獻。第 3 節詳述我們提出的Conditional Isolator 設計技術。第 4 節將以實際電模擬，實驗結果並和其他技術比較。 二、傳統骨牌式電二、傳統骨牌式電 針對常的傳統骨牌式電 ， 為減少必要的電能消耗或是提升電的執效 ， 一些有效的設
10、計技術相繼被提出 ， 其中最主要的包含Conditional Keeper與Pseudo-Footless種技術，這種技術分別減輕 DC 電及必要的迴補償問題。 （一）（一）Conditional Keeper 技術技術 Conditional Keeper 技術 2, 4 是解決 DC 電相當有效的方法之一，其電的結構如圖 3 所示，主要的觀在於將一個 Keeper (Mk) 適當割成個較小的 Keeper Mk1及Mk2，並且使用簡單的延遲元件，使得 Mk2 會收到較晚的時脈訊號。 圖圖 3. 使用使用 Conditional Keeper 技術的骨牌式電技術的骨牌式電 邱威豪、重廷、浩仁
11、：低功之高效能動態輯電設計邱威豪、重廷、浩仁：低功之高效能動態輯電設計 13 這樣的設計使得 MK2在預充週期換到運算週期的瞬間，並會馬上進迴授充電動作，而只有 Mk1會在這時進充電的動作。並且保證 Mk1在 PDN 是放電的情況下，能夠維持一定程的 Discharge tolerant，會使得電荷分享（charge sharing）或電的問題，讓動態節點的電壓值被下；經過一小段時間延遲後，Mk2會依照動態節點的放電情況決定是否進充電動作。藉由這個機制，在週期轉換的瞬間只有一個較小的 Keeper (Mk1) 充電會造成 DC 電；也就是，瞬間失的電會比只用一個較大的 Keeper (Mk)
12、時還得小，DC 電造成的額外功消耗即可獲得改善。 （二）（二）Pseudo-Footless骨牌式電骨牌式電 由於 wide domino 電是未動態電的重要方案，單一閘的複雜程隨之增加 ， 動態節點在預充週期的充電也隨之變大。電的設計改變而僅增加資寬，這個情況將造成動態節點需要較長的時間才能完整的充/放電，電的執效相對的變差。 Pseudo-Footless (PF) 骨牌式電 4 被提出解決wide domino 電的這個問題，其電結構如同圖 4(a) 所示，與圖 4(b) 的 Clock-Delayed 骨牌式電 6 有極相似的電架構。 在運作的時序要求上，4 和 6 同樣要求資永遠在時
13、脈訊號到達前完成。4 與 6 間的最主要差，在於做為時脈訊號控制的 G1，由 PDN 的下方被上到動態節點的下方，這個設計使得在預充週期中，對於動態節點的充電會隨著 PDN 的複雜而改變。 在傳統的骨牌式電中 ， 電的複雜程往往決定電容充電的功效消耗；另一方面，在預充週期時，如果有雜訊的問題發生在 PDN 的放電徑上，都會影響到動態節 (a) Pseudo-Footless 閘 (b) Clock-Delayed 閘 圖圖 4. Pseudo-Footless 骨牌式電結構骨牌式電結構 點，自然也需要去特別補償這一部份的消耗。因此，PF骨牌式電 5 比 Clock-Delayed 骨牌式電 6
14、 有較佳的性質。 針對 PF 骨牌式電的研究，圖 5 顯示個進一步改的電結構 5，這個電結構是考慮在資寬大的情況下，所做的調整。在圖 5(a) 的 Fast-PF 骨牌式電，加上一個 NMOS 電晶體 Md，用 NAND 閘和 Md，電可以加速放電，並且在預充週期時，將殘於節點 N2的電荷放盡 。 而在圖 5(b) 的 Robust-PF 骨牌式電 ， 除如 Fast-PF 骨牌式電一樣加上 Md外，引進 Conditional Keeper技術，使得當 PF 骨牌式電處於一個複雜電時，除能改善電容充電時的功消耗外，也能低 DC 電所引起的功消耗問題。 三、三、Conditional Isol
15、ator 技術技術 （一）分析與觀察（一）分析與觀察 一般的傳統骨牌式電結構（簡稱 Conv，如圖 1、2、3、4(b)） ，通常會隨著 PDN 的複雜程增加，而使動態節點上的電容變大；在運算週期中，當為保持動態節點的電壓為 High，Keeper 會持續補償因為電所造成的消耗。我們可以將 Conv 骨牌式電的功消耗 PWconv表示如下： =+=riileakagenodedynamicconvPPPW0)(_（1） 其中 r 是放電徑總，而 Pdynamic_node則包含 PDN 與動態節點接部份電晶體所消耗的電能。 就 PF 骨牌式電結構（如圖 4(a)、5）而言，動態節點與 PDN 是分開的，因此，動態節點的預充電與 PDN (a) Fast-PF 閘 (b) Robust-PF 閘 圖圖 5. 加強型的加強型的 Pseudo-Footless 骨牌式電骨牌式電 科學與工程技術期刊 第四卷 第一期 民國九十七科學與工程技術期刊 第四卷 第一期 民國九十七 14 無關。在此情況下，考慮讓動態節點電壓值為 High，功消耗 PWpf可以用式（2）表示。過，在運算週期因電所造成的功消耗，PF 骨牌式電也無法
