《Volume 1 ：Chapter 6. Cyclone V器件中的外部存储器接口》由会员分享，可在线阅读，更多相关《Volume 1 ：Chapter 6. Cyclone V器件中的外部存储器接口（38页珍藏版）》请在金锄头文库上搜索。
1、6Cyclone V器件中的外部存储器接口2013.05.06CV-52006订阅反馈CycloneV器件提供了一种高效的体系结构，能够适配广泛的外部存储器接口以支持小模块化I/O bank结构中的高水平系统带宽。I/O被设计用于对现有的和新兴的外部存储器标准提供高性能的支 持。表6-1: Cyclone V器件中所支持的外部存储器标准软核储存控制器硬核储存控制器存储器标准半速率全速率DDR3 SDRAM半速率全速率DDR2 SDRAM半速率全速率LPDDR2 SDRAM相关链接 外部存储器接口指标估算器 要估算外部存储器系统性能的指标，请使用外部存储器接口指标估算器。 外部存储器接口手册 提
2、供了有关所支持的存储器类型、电路板设计指南、时序分析、仿真和调试的详细信息。 Cyclone V器件手册：已知问题 列出了对 Cyclone V器件手册章节所规划的更新。外部存储器性能表6-2: Cyclone V器件中的外部存储器接口性能最大和最小的操作频率取决于存储器接口标准以及器件数据表中所列出的支持的延迟锁相环(DLL)频率。最小频率 (MHz)最大频率 (MHz) 电压 (V)接口 软核控制器硬核控制器3003004001.5DDR3 SDRAM3003004001.35ISO 9001:2008 Registered2013AlteraCorporation.Allrightsre
3、served.ALTERA,ARRIA,CYCLONE,HARDCOPY,MAX,MEGACORE,NIOS,QUARTUSandSTRATIXwords and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other wordsandlogosidentifiedastrademarksorservicemarksarethepropertyoftheirrespectiveholder
4、sasdescribedat Altera warrants performance of its semiconductor products to current specifications in accordance with Alteras standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out
5、of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products
6、 or 101 Innovation Drive, San Jose, CA 95134最小频率 (MHz)最大频率 (MHz) 电压 (V)接口 软核控制器硬核控制器1673004001.8DDR2 SDRAM1673003331.2LPDDR2SDRAM相关链接 Cyclone V器件手册HPS外部存储器性能表6-3: HPS外部存储器接口性能硬核处理器系统(HPS)仅适用于Cyclone V SoC FPGA器件。HPS硬核控制器 (MHz)电压 (V)接口4001.5DDR3 SDRAM4001.354001.8DDR2 SDRAM4001.53331.2LPDDR2 SDRAMCyc
7、lone V器件中支持存储器接口管脚在CycloneV器件中，存储器接口电路在不支持收发器的每个I/Obank中都可用。该器件对差分读数 据选通和时钟操作提供了差分输入缓冲器。存储器时钟管脚由双倍数据速率输入/输出 (DDRIO)寄存器生成。相关链接 规划管脚和FPGA资源章节，外部存储器接口手册 提供了有关哪一个管脚用在存储器时钟管脚以及管脚位置要求的详细信息。指南： 使用DQ/DQS管脚下表提供了使用DQ/DQS管脚的指南： 器件支持x8或者x16的DQ总线模式的DQ和DQS信号。Cyclone V器件不支持x4总线模式。 您也能够将未用于时钟的DQSn管脚用作DQ(数据)管脚。 如果没有
8、将DQ/DQS管脚用于存储器接口，那么您可以将这些管脚用作用户I/O。不过，CycloneV SX和ST器件上未使用的HPS DQ/DQS管脚不能作为用户I/O使用。 有些管脚具有多种功能，例如RZQ或者DQ。如果需要额外的RZQ管脚，那么可将DQ管脚用作 RZQ管脚。Cyclone V器件中的外部存储器接口Altera公司反馈CV-52006HPS外部存储器性能6-22013.05.06对于x8或者x16 DQ/DQS组(其管脚用于RZQ管脚)，Altera建议手动分配DQ和DQS管脚。否 则，Quartus II软件就可能无法布局DQ和DQS管脚，导致“no-fit”错误。注意:读取管脚列
9、表有关最多数量的DQ管脚以及在特定CycloneV器件中每组确切的数量的信息，请参考相关器件管脚 列表。在管脚列表中，DQS和DQSn管脚代表差分数据选通/时钟管脚对。DQS和DQSn管脚分别列 在Cyclone V管脚列表中，作为DQSXY和DQSnXY。 X表示DQ/DQS组编号， Y表示组位于器件的顶 端(T)、底部(B)、左侧(L)还是右侧(R)。Cyclone V E A9、GX C9和GT D9器件的F484封装仅支持顶端上的一个24位硬核控制器使用 T_DQ_0至T_DQ_23的管脚分配。即使这些器件的F484封装管脚表在“HMCPinAssignment“列 中列出了T_DQ_
10、32至T_DQ_39，您也不能将这些管脚分配用于硬核控制器中。注意:相关链接 Cyclone V E的硬核存储控制器宽度 (第6-34页) Cyclone V GX的硬核存储控制器宽度 (第6-35页) Cyclone V GT的硬核存储控制器宽度 (第6-36页) Cyclone V器件管脚输出文件 请从网页上下载相关的管脚表。Cyclone V器件的DQ/DQSS总线模式管脚下表列出了每种DQ/DQS总线模式支持的管脚，包括DQS和DQSn管脚对。列表所列的每组数据管 脚的最大数量根据以下条件的不同而不同： 单端DQS信号DQ管脚的最大数量包括数据掩码，连接到DQS总线网络。 差分或互补的
11、DQS信号每组数据的最大数量减一。 DDR3和DDR2接口每个x8组管脚需要一个DQS管脚。您可能需要一个DQSn管脚和一个DM管 脚。这将会减少可用数据管脚的总数量。表6-4: Cyclone V器件的DQ/DQS总线模式管脚每组的最大数据管脚数据掩码(可选的)DQSn支持模式11YesYesx823YesYesx16Altera公司Cyclone V器件中的外部存储器接口反馈6-3Cyclone V器件的DQ/DQSS总线模式管脚CV-52006 2013.05.06Cyclone V E中的DQ/DQS组表6-5: Cyclone V E器件每侧上的DQ/DQS组的数量该表列出了软核存储
12、控制器的DQ/DQS组。对于硬核存储控制器，您可以从指定器件的管脚列表中获 取DQ/DQS组。在器件可用之前，这些都是初步数量。x16x8在器件中的位置封装成员代码02顶端256-pin FineLine BGAA2A401左侧02右侧03底部03顶端324-pin Ultra FineLine BGA02左侧02右侧04底部04顶端383-pin Micro FineLine BGA02左侧01右侧04底部15顶端484-pin Ultra FineLine BGA01左侧02右侧16底部15顶端484-pin FineLine BGA01左侧02右侧16底部Cyclone V器件中的外部存
13、储器接口Altera公司反馈CV-52006Cyclone V E中的DQ/DQS组6-42013.05.06x16x8在器件中的位置封装成员代码TBDTBD顶端383-pin Micro FineLine BGAA5TBDTBD左侧TBDTBD右侧TBDTBD底部15顶端484-pin Ultra FineLine BGA03右侧16底部27顶端484-pin FineLine BGA02右侧16底部15顶端484-pin Micro FineLine BGAA704右侧16底部15顶端484-pin Ultra FineLine BGA14右侧16底部27顶端484-pin FineLin
14、e BGA02右侧16底部27顶端672-pin FineLine BGA06右侧28底部310顶端896-pin FineLine BGA310右侧310底部Altera公司Cyclone V器件中的外部存储器接口反馈6-5Cyclone V E中的DQ/DQS组CV-52006 2013.05.06x16x8在器件中的位置封装成员代码15顶端484-pin Ultra FineLine BGAA904右侧16底部15顶端484-pin FineLine BGA02右侧16底部27顶端672-pin FineLine BGA06右侧28底部310顶端896-pin FineLine BGA3
15、10右侧310底部相关链接 Cyclone V器件管脚输出文件 请从网页上下载相关的管脚表。Cyclone V GX中的DQ/DQS组表6-6: Cyclone V GX每侧上的DQ/DQS组的数量该表列出了软核存储控制器的DQ/DQS组。对于硬核存储控制器，您可以从指定器件的管脚列表中获 取DQ/DQS组。在器件可用之前，这些都是初步数量。x16x8在器件中的位置封装成员代码03顶端324-pin Ultra FineLine BGAC302右侧04底部15顶端484-pin Ultra FineLine BGA02右侧16底部15顶端484-pin FineLine BGA02右侧16底部
16、Cyclone V器件中的外部存储器接口Altera公司反馈CV-52006Cyclone V GX中的DQ/DQS组6-62013.05.06x16x8在器件中的位置封装成员代码TBDTBD顶端301-pin Micro FineLine BGAC4C5TBDTBD左侧TBDTBD右侧TBDTBD底部TBDTBD顶端383-pin Micro FineLine BGATBDTBD左侧TBDTBD右侧TBDTBD底部15顶端484-pin Ultra FineLine BGA03右侧16底部27顶端484-pin FineLine BGA02右侧16底部27顶端672-pin FineLine BGA26右侧28底部Altera公司Cyclone V器件中的外部存储器接口反馈6-7Cyclone V GX中的DQ/DQS组CV-52006 2013.05.06x16x8在器件中的位置封装成员代码15顶端484-pin Micr
