计数器逻辑功能测试

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1、广州大学学生实验报告广州大学学生实验报告开课学院及实验室：开课学院及实验室： 年年 月月 日日 学学 院院年级、专年级、专业、班业、班姓名姓名学号学号实验课程名称实验课程名称数字电子技术实验数字电子技术实验 成绩成绩实验项目名称实验项目名称计数器逻辑功能测试计数器逻辑功能测试指指 导导 教教 师师一、实验目的一、实验目的二、实验原理二、实验原理三、使用仪器、材料三、使用仪器、材料四、实验步骤四、实验步骤五、实验过程原始记录五、实验过程原始记录( (数据、图表、计算等数据、图表、计算等) )六、实验结果及分析六、实验结果及分析1 1、 实验目的实验目的1 1学习用集成触发器构成计数器的方法。学习

2、用集成触发器构成计数器的方法。 2 2掌握中规模集成计数器的使用及功能测试方法。掌握中规模集成计数器的使用及功能测试方法。2 2、实验原理实验原理1 1用用 CC4013CC4013 或或 74LS7474LS74 D D 触发器构成触发器构成 4 4 位二进制异步加法计数器。位二进制异步加法计数器。 1)1) 按图按图 4-14-1 接线，将低位接线，将低位 CP0CP0 端接单次脉冲源，输出端端接单次脉冲源，输出端 Q3Q3、Q2Q2、Q1Q1、Q0Q0 接逻辑电平显示插口。接逻辑电平显示插口。图图 4-14-1 四位二进制异步加法计数器四位二进制异步加法计数器 2)2) 清零后清零后(

3、(先令先令 DR=0DR=0 然后恢复为然后恢复为 1)1)，逐个送入单次脉冲，观察并列表记录，逐个送入单次脉冲，观察并列表记录 Q3Q3Q0Q0 状态。状态。 3)3) 将单次脉冲改为将单次脉冲改为 1HZ1HZ 的连续脉冲，观察的连续脉冲，观察 Q3Q3Q0Q0 的状态。的状态。 4)4) 将图将图 4-14-1 电路中的低位触发器的电路中的低位触发器的 Q Q 端与高一位的端与高一位的 CPCP 端相连接，构成减法计数器，按实验内容端相连接，构成减法计数器，按实验内容 2)2)，3)3)进行实验，观察并列表记录进行实验，观察并列表记录 Q3Q3Q0Q0的状态。的状态。2.2.中规模十进制

4、计数器中规模十进制计数器 CD40192CD40192CD40192CD40192 是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号，是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号，CD40192CD40192（同（同 CC40192CC40192 74LS19274LS192）的功能见表，说明如下：）的功能见表，说明如下：当清除端当清除端 CRCR 为高电平为高电平“1”“1”时，计数器直接清零；时，计数器直接清零；CRCR 置低电平则执行其他功能。置低电平则执行其他功能。当当 CRCR 为低电平，置数端为低电平，置数

5、端 也为低电平时，数据直接从置数端也为低电平时，数据直接从置数端 J1J1、J2J2、J3J3、J4J4 置入计数器。置入计数器。CD40192CD40192 引脚图引脚图图图 CD40192CD40192 引脚排列图及逻辑符号引脚排列图及逻辑符号引脚功能：图中：引脚功能：图中：LDLD （1111 脚）脚） 置数端置数端 CU(5CU(5 脚脚) ) 加计数端加计数端 CD(4CD(4 脚脚) ) 减计数端减计数端 C0C0 （1212 脚）非同步进位输出端脚）非同步进位输出端 B0B0 （1313 脚）脚）非同步借位输出端。非同步借位输出端。838838 电子电子J1J1、J2J2、J3J

6、3、J4J4 计数器输入端计数器输入端. .Q1Q1、Q2Q2、Q3Q3、Q4Q4 数据输出端数据输出端 CRCR（1414 脚）脚） 清除端清除端当当 CRCR 为低电平，为低电平， LDLD 为高电平时，执行计数功能。执行加计数时，减计数端为高电平时，执行计数功能。执行加计数时，减计数端 CDCD 接高电平，计数脉冲由接高电平，计数脉冲由 CUCU 输入；在计数脉冲上升沿进行输入；在计数脉冲上升沿进行84218421 码十进制加法计数。执行减计数时，加计数端码十进制加法计数。执行减计数时，加计数端 CUCU 接高电平，计数脉冲由减计数端接高电平，计数脉冲由减计数端 CPDCPD 输入输入.

7、 .表表 CD40192CD40192 功能表功能表输输 入入输输 出出CRCRLDLDCPUCPUCPDCPDJ4J4J3J3J2J2J1J1Q4Q4Q3Q3Q2Q2Q1Q11 10 00 00 00 00 00 0d dc cb bA Ad dc cb ba a0 01 11 1加加 法法 计计 数数0 01 11 1减减 法法 计计 数数三、使用仪器、材料三、使用仪器、材料+5V+5V 直流电源直流电源双综示波器双综示波器单次和连续脉冲源单次和连续脉冲源逻辑电平开关逻辑电平开关逻辑电平显示器逻辑电平显示器译码显示器译码显示器74LS7474LS74 74LS19274LS1924 4、实

8、验步骤实验步骤5 5、实验过程原始记录实验过程原始记录( (数据、图表、计算等数据、图表、计算等) )1.1.把把 D D 触发器集成块触发器集成块 74LS7474LS74 连接成连接成 4 4 位位 2 2 进制异步加法计数器。接线后清零。进制异步加法计数器。接线后清零。清零后，输入单次脉冲，观察清零后，输入单次脉冲，观察 Q3Q3 到到 Q0Q0 的状态变化并记录。的状态变化并记录。先清零，然后输入先清零，然后输入 1Hz1Hz 的连续脉冲，观察的连续脉冲，观察 Q3Q3 到到 Q0Q0 的状态。的状态。将将 1Hz1Hz 的连续脉冲改为的连续脉冲改为 1KHz1KHz，用示波器观察，用

9、示波器观察 CP,Q3CP,Q3，Q2Q2，Q1Q1，Q0Q0 端波形并描绘。端波形并描绘。2.2.测试测试 74LS19274LS192 同步十进制可逆计数器的逻辑功能。同步十进制可逆计数器的逻辑功能。计数脉冲由单次脉冲源提供，清零端计数脉冲由单次脉冲源提供，清零端 CLRCLR、置数端、置数端 LOADLOAD、数据输入端、数据输入端 A A、B B、C C、D D 分别接逻辑开关，输出端分别接逻辑开关，输出端 QDQCQBQAQDQCQBQA 接实验箱中的一接实验箱中的一个七段显示器件的译码器输入端个七段显示器件的译码器输入端 A A、B B、C C、D D，COCO 和和 BOBO 接

10、接 0 01 1 指示器插口，按指示器插口，按 74LS19274LS192 的功能表逐项测试并判断该集成电路的逻辑功能。的功能表逐项测试并判断该集成电路的逻辑功能。a a、清零、清零令令 CR=1CR=1，其它输入为任意状态，这时，其它输入为任意状态，这时 QDQCQBQA=0000QDQCQBQA=0000，译码数字显示为，译码数字显示为 0 0。清零后令。清零后令 CLR=0CLR=0。b b、置数、置数CLR=0CLR=0，DOWNDOWN 和和 UPUP 为任意态，数据输入端输入任意一组二进制数，令为任意态，数据输入端输入任意一组二进制数，令 LOAD=0LOAD=0，观察计数译码显

11、示输出，预置的功能是否正确，即输出显，观察计数译码显示输出，预置的功能是否正确，即输出显示是否为输入的一组二进制数。若是，则置示是否为输入的一组二进制数。若是，则置 LOAD=1LOAD=1。c c、加计数、加计数令令 CLR=0CLR=0，LOAD=DOWN=1LOAD=DOWN=1，UPUP 接单次脉冲源，清零后送入接单次脉冲源，清零后送入 1010 个脉冲，观察输出状态变化是否发生在个脉冲，观察输出状态变化是否发生在 UPUP（CPUCPU）的上升沿。）的上升沿。d d、减计数、减计数令令 CLR=0CLR=0，LOAD=UP=1LOAD=UP=1，DOWNDOWN（CPDCPD）接单次

12、脉冲源，清零后送入）接单次脉冲源，清零后送入 1010 个脉冲，观察输出状态变化是否为减计数并是否发生在个脉冲，观察输出状态变化是否为减计数并是否发生在 DOWNDOWN 脉冲的上脉冲的上升沿。升沿。3.3.用两片用两片 74LS19274LS192 组成计数器级联电路，构成组成计数器级联电路，构成 100100 进制加法器，两片进制加法器，两片 74LS19274LS192 的输出端分别接入两组译码器显示器。输入的输出端分别接入两组译码器显示器。输入 1Hz1Hz 连续计数连续计数脉冲，观察电路是否进行由脉冲，观察电路是否进行由 00-9900-99 的累加计数并记录。的累加计数并记录。6 6、实验结果及分析实验结果及分析说明：说明：各学院（实验中心）可根据实验课程的具体需要和要求自行设计和确定实验报告的内容要求和栏目，但表头格式按照“实验项目名称”栏以上部分统一。