嵌入式硬件平台设计

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1、嵌入式硬件平台设计嵌入式硬件平台设计第三章 嵌入式硬件平台设计1 13 32 2存储器系统设计（ 第四章内容）S3C2410简介最小系统设计4引脚描述嵌入式硬件平台设计嵌入式系统的软硬件框架串口、并口、 USB、以太网 等LED、LCD、 触摸屏、鼠标 、键盘等Linux、 Vxworks、 uC/OS-II等嵌入式硬件平台设计嵌入式硬件平台设计第三章 嵌入式硬件平台设计1 13 32 2存储器系统设计S3C2410简介最小系统设计4引脚描述嵌入式硬件平台设计3.1 S3C2410简介vS3C2410是Samsung公司推出的16/32位RISC处理器，主要面向高性价比、低功耗的手持设备应用。

2、vS3C2410有S3C2410X和S3C2410A两个型号，A型是X型的改进型，具有更好的性能和更低的功耗。嵌入式硬件平台设计嵌入式硬件平台设计3.1.1 S3C2410内部结构5嵌入式硬件平台设计嵌入式硬件平台设计嵌入式硬件平台设计S3C2410片上资源qARM920T核、工作频率203MHz；q16KB 数据Cache， 16KB 指令Cache，MMU，外部存储器控制器；qLCD控制器（支持黑白、灰度、Color STN、TFT屏），触摸屏接口；qNAND FLASH控制器，SD/MMC接口支持，4个DMA通道；q3通道UART、1个多主I2C总线控制器、1个I2S总线控制器；q4通道

3、PWM定时器及一个内部定时器；q117个通用I/O口； 24个外部中断源；q8通道10位ADC；q实时时钟及看门狗定时器等。q两个USB主/一个USB从；嵌入式硬件平台设计S3C2410特性q内核:1.8V I/O及存储器 : 3.3Vq电源管理模式：Normal、Slow、Idle、Power off q272-FBGA嵌入式硬件平台设计3.1.2 S32410A的技术特点v （1）体系结构 采用ARM920T CPU内核； 增强的ARM体系结构MMU，支持WinCE、EPOC 32 和Linux； 使用指令cache、数据cache 内部采用先进的微控制器总线体系结构v （2）系统管理器

4、支持小端和大端方式； 地址空间：每个bank有128MB，总共1GB； 每个bank支持可编程的8位、16位、32位数据总线宽度; 支持SDRAM的自动刷新和掉电模式； 支持各种类型的ROM启动。嵌入式硬件平台设计嵌入式硬件平台设计第三章 嵌入式硬件平台设计1 13 32 2存储器系统设计S3C2410简介最小系统设计4引脚描述嵌入式硬件平台设计S3C2410的引脚分布图嵌入式硬件平台设计总线控制信号嵌入式硬件平台设计嵌入式硬件平台设计SDRAM/SRAM信号类型描述nSRASOSDRAM行地址锁存信号nSCASOSDRAM列地址锁存信号nSCS1:0OSDRAM片选DQM3:0OSDRAM数

5、据屏蔽SCLK1:0OSDRAM时钟SCKEOSDRAM时钟使能nBE3:0O字节允许信号 nWBE3:0O写字节使能嵌入式硬件平台设计NAND Flash嵌入式硬件平台设计LCD控制信号15嵌入式硬件平台设计中断控制信号16DMA控制信号嵌入式硬件平台设计UART控制信号ADC嵌入式硬件平台设计IIC-BUS控制信号IIS-BUS控制信号嵌入式硬件平台设计触摸屏接口控制信号19SPI接口信号嵌入式硬件平台设计USB从接口信号20USB主接口信号嵌入式硬件平台设计GPIO21TIMER/PWM控制信号嵌入式硬件平台设计复位和时钟信号22嵌入式硬件平台设计JTAG测试逻辑23嵌入式硬件平台设计电

6、源24嵌入式硬件平台设计芯片及引脚分析25q具有大量的电源和接地引脚，应注意电源电压及分配q芯片引脚主要有如下几种类型：S3C2410X的引脚主要分 为如下几类，即：数字输入（I）、数字输出（O）、数字输 入/输出（I/O）、模拟输入/输出q输出类型的引脚主要用于S3C2410X对外设的控制或通信 ，由S3C2410X主动发出，这些引脚的连接不会对S3C2410X自 身的运行有太大的影响q输入类型的引脚有些直接决定S3C2410X是否可正常运行 ，设计时应特别注意q输入/输出类型的引脚主要是S3C2410X与外设的双向数据 传输通道2、 S3C2410X的引脚信号描述嵌入式硬件平台设计嵌入式硬

7、件平台设计26第三章 嵌入式硬件平台设计1 13 32 2存储器系统设计S3C2410简介最小系统设计4引脚描述嵌入式硬件平台设计271、一个嵌入式处理器是不能独立工作的，必须给它供 电、加上时钟信号、提供复位信号，如果芯片没有 片内程序存储器，则还要加上存储器系统，然后嵌 入式处理器才可能工作。2、这些提供嵌入式处理器运行所必须的条件的电路与 嵌入式处理器共同构成了这个嵌入式处理器的最小 系统。3、大多数基于ARM9处理器核的微控制器都有调试接口 ，这部分在芯片实际工作时不是必需的，但因为这 部分在开发时很重要，所以把这部分也归入到最小 系统中。 3.3最小系统的设计嵌入式硬件平台设计最小系

8、统框图28嵌入式处理器时钟电路调试测试接口复位电路存储器电路电源电路可选，当嵌入式处理 器中无存储器时，或 需扩充存储器时，需 加上。可选，方便调试 和测试，一般都 加上。嵌入式硬件平台设计电源电路-概述电源系统为整个系统提供能量，是整个系统工作 的基础，具有极其重要的地位。电源系统处理的 好坏，将直接影响到整个系统的稳定性、可靠性 等。多电源系统的设计、电源的分配、印制板设 计中电源的设计等，都是必须考虑的。嵌入式硬件平台设计电源电路-考虑的因素301. 输入的电压范围、电流；2. 输出的电压、最大电流、最大功率；3. 输出纹波大小；4. 安全因素； 5. 电池兼容和电磁干扰；6. 体积要求

9、；7. 成本要求。方案：AC-DC+DC-DC嵌入式硬件平台设计电源电路-需求分析311、一般是多电源系统，I/O一般为3.3V供电，内核为2.5V （S3C44B0）、 1.8V（S3C2410）供电，有可能还包含 5V或12V等电源；2、 一般将数字电源和模拟电源分别供电；3、要求电源纹波比较小，一般采用LDO（low dropout regulator，低压差线性稳压器 ）供电；嵌入式硬件平台设计电源电路-芯片选型321、有很多厂家均生产LDO DC-DC转换芯片，如Maxim 、Linear、 Sipex 、TI、 Microchip等；2、转换到5V的芯片有UA7805、TL750L

10、05、LTC3425、 REG1117-5等； 3、转换到3.3V的芯片有LT1083（7.5A）、 LT1084 （5A） 、LT1085 （3A）、 LT1086（1.5A）， REG1117-3.3等；嵌入式硬件平台设计电源电路-参考电路33嵌入式硬件平台设计时钟电路341、主时钟电路 2、RTC时钟电路 3、主时钟及USB时钟滤波时钟电路用于向CPU及其它电路提供工作时钟，S3C2410使用无 源晶振，晶振的接法如下图所示主时钟 电路RTC时钟 电路主时钟及USB 时钟滤波嵌入式硬件平台设计时钟电路352、根据S3C2410的最高工作频率以及PLL电路的工 作方式，选择12MHz的无源

11、晶振。12MHz的晶振频率 经过S3C2410片内的PLL电路倍频后，可达到 202.8MHz的频率。 3、片内的PLL电路兼有频率放大和信号提纯的功 能，因此，系统可以以较低的外部时钟信号获得 较高的工作频率，以降低因高速开关时钟所造成 的高频噪声。1、S32410有两个锁相环，一个用于FCLK、HCLK和 PCLK，另一个专门用于USB模块嵌入式硬件平台设计复位电路36q由RC电路及施密特触发器组成：嵌入式硬件平台设计JTAG调试接口电路371、JTAG(Joint Test Action Group，联合测试行动小组)是一种国际标准测试协议，主要用于芯片内部测试及对系统进行仿真、调试。

12、2、目前大多数比较复杂的器件都支持JTAG协议，如ARM、DSP、FPGA器件等。3、标准的JTAG接口是4线：TMS、TCK、TDI、TDO，分别为测试模式选择、测试时钟、测试数据输入和测试数据输出。4、JTAG测试允许多个器件通过JTAG接口串联在一起，形成一个JTAG链，能实现对各个器件分别测试。JTAG接口还常用于实现ISP（In-System Programmable在系统编程）功能，如对FLASH器件进行编程等。5、通过JTAG接口，可对芯片内部的所有部件进行访问，因而是开发调试嵌入式系统的一种简洁高效的手段。目前JTAG接口的连接有两种标准，即14针接口和20针接口。嵌入式硬件平

13、台设计JTAG调试接口电路-14针接口及定义38嵌入式硬件平台设计JTAG调试接口电路-20针接口及定义39嵌入式硬件平台设计JTAG接口电路设计接口电路必须接上拉20针JTAG接口嵌入式硬件平台设计硬件调试41q尽可能的从简单到复杂，一个单元一个单元地焊接调试 ，以便在调试过程中遇到困难时缩小故障范围，在调试过程 中，应先确定电路没有短路，才能通电调试。q先从最小系统调试： S3C2410X + 电源电路 + 晶振电路 + 复位电路 + JTAG接口q然后加上SDRAM，再加上FLASH，然后再加上其它接口q芯片在工作时有一定的发热是正常的，但如果有芯片特 别发烫，则一定有故障存在，需断电检

14、查确认无误后方可继 续通电调试。嵌入式硬件平台设计电源、晶振及复位电路调试q调试电源电路之前，尽量少接器件，通电之前检查有无 短路现象q用示波器观测，晶振的输出应为12MHzq复位电路的nRESET端在未按按钮时输出应为高电平（ 3.3V），按下按钮后变为低电平，按钮松开后应恢复到高电 平嵌入式硬件平台设计S3C2410扩展系统qS3C2410最小系统 + SDRAM + FLASH电路可构成一个完全的 嵌入式系统q可运行于SDRAM中的程序，也可以运行FLASH中的程序q程序大小可以很大，如果将程序保存到FLASH中，掉电后不 会丢失，因此，既可以通过JTAG接口调试程序，也可以将程序 烧写

15、到FLASH，然后运行FLASH中的程序q在此基础上加入必要的接口及其他电路，就构成了具体的 S3C2410应用系统嵌入式硬件平台设计嵌入式硬件平台设计嵌入式硬件平台设计45第三章 嵌入式硬件平台设计1 13 32 2存储器系统设计S3C2410简介最小系统设计4引脚描述嵌入式硬件平台设计v3.4.1 存储器系统的层次结构v3.4.2 高速缓冲存储器v3.4.3 存储器控制v3.4.4 存储设备分类v3.4.5 NOR Flash接口电路v3.4.6 SDRAM接口电路3.4 存储器系统设计嵌入式硬件平台设计3.4.1存储器系统的层次结构47嵌入式硬件平台设计v在这种存储器分层结构中，上面一层

16、的存储器作为下 一层存储器的高速缓存。 vCPU寄存器就是cache的高速缓存，寄存器保存来自 cache的字； vcache又是内存层的高速缓存，从内存中提取数据送 给CPU进行处理，并将CPU的处理结果返回到内存中； v内存又是主存储器的高速缓存，它将经常用到的数据 从Flash等主存储器中提取出来，放到内存中，从而 加快了CPU的运行效率。 v嵌入式系统的主存储器容量是有限的，磁盘、光盘或 CF、SD卡等外部存储器用来保存大信息量的数据。 v在某些带有分布式文件系统的嵌入式网络系统中，外 部存储器就作为其他系统中被存储数据的高速缓存。483.4.1存储器系统的层次结构嵌入式硬件平台设计3.4.2高速缓冲存储器vcache能够减少内存平均访问时间。 vCache可以分为统一cache和独立的数据程序 cache。 v当CPU更新了cache的内容时，要将结果写回到主 存中，可以采用写通法（write-through）和写回 法（write-back）。 写通法是指CPU在执行写操作时，必须把数据同时写入 cach