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1、实验六 计数器及其应用一、实验目的一、实验目的1、学习用集成触发器构成计数器的方法2、掌握中规模集成计数器的使用及功能测试方法3、运用集成计数计构成 1/N 分频器二、实验原理二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是 TTL 还是 CMOS
2、 集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。1、用 D 触发器构成异步二进制加减计数器图 61 是用四只 D 触发器构成的四位二进制异步加法计数器，它的连接特点是将每只 D 触发器接成 T触发器，再由低位触发器的端和高一位的 CP 端相连接。Q图 61 四位二进制异步加法计数器若将图 61 稍加改动，即将低位触发器的 Q 端与高一位的 CP 端相连接，即构成了一个 4 位二进制减法计数器。2、中规模十进制计数器CC40192 是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻
3、辑符号如图 62 所示。图 62 CC40192 引脚排列及逻辑符号图中 置数端 CPU加计数端 CPD 减计数端LD非同步进位输出端 非同步借位输出端COBOD0、D1、D2、D3 计数器输入端Q0、Q1、Q2、Q3 数据输出端 CR清除端CC40192（同 74LS192，二者可互换使用）的功能如表 61，说明如下：表 61输 入输 出CRLDCPUCPDD3D2D1D0Q3Q2Q1Q01000000dcbadcba011加 计 数011减 计 数当清除端 CR 为高电平“1”时，计数器直接清零；CR 置低电平则执行其它功能。当 CR 为低电平，置数端也为低电平时，数据直接从置数端D0、D
4、1、D2、D3 置入计LD数器。当 CR 为低电平，为高电平时，执行计数功能。执行加计数时，减计数端 CPD 接LD高电平，计数脉冲由 CPU 输入；在计数脉冲上升沿进行 8421 码十进制加法计数。执行减计数时，加计数端 CPU接高电平，计数脉冲由减计数端 CPD 输入，表 62 为 8421 码十进制加、减计数器的状态转换表。 表 62 加法计数输入脉冲数0123456789Q30000000011 输出 Q20000111100Q10011001100Q00101010101减计数3、计数器的级联使用一个十进制计数器只能表示 09 十个数，为了扩大计数器范围，常用多个十进制计数器级联使用
5、。同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。 图 63 是由 CC40192 利用进位输出控制高一位的 CPU端构成的加数级联图。CO图 63 CC40192 级联电路4、实现任意进制计数(1) 用复位法获得任意进制计数器假定已有 N 进制计数器，而需要得到一个 M 进制计数器时，只要 MN，用复位法使计数器计数到 M 时置“0” ，即获得 M 进制计数器。如图 64 所示为一个由 CC40192 十进制计数器接成的 6 进制计数器。(2) 利用预置功能获 M 进制计数器图 65 为用三个 CC40192 组成的 421 进制计数器。外加的由与非
6、门构成的锁存器可以克服器件计数速度的离散性，保证在反馈置“0”信号作用下计数器可靠置“0” 。图 64 六进制计数器 图 65 421 进制计数器图 66 是一个特殊 12 进制的计数器电路方案。在数字钟里，对时位的计数序列是1、2、11，12、1、是 12 进制的，且无 0 数。如图所示，当计数到 13 时，通过与非门产生一个复位信号，使 CC40192(2)时十位直接置成 0000，而 CC40192(1)，即时的个位直接置成 0001，从而实现了 112 计数。图 66 特殊 12 进制计数器三、实验设备与器件三、实验设备与器件1、 5V 直流电源 2、 双踪示波器3、 连续脉冲源 4、
7、 单次脉冲源5、 逻辑电平开关 6、 逻辑电平显示器7、 译码显示器8、 CC40132（74LS74） CC401923（74LS192）CC4011（74LS00） CC4012（74LS20）四、实验内容四、实验内容1、用 CC4013 或 74LS74 D 触发器构成 4 位二进制异步加法计数器。(1) 按图 61 接线，D 接至逻辑开关输出插口，将低位 CP0 端接单次脉冲源，输出R端 Q3、Q2、Q3、Q0 接逻辑电平显示输入插口，各D接高电平“1” 。S(2) 清零后，逐个送入单次脉冲，观察并列表记录 Q3Q0 状态。(3) 将单次脉冲改为 1HZ 的连续脉冲，观察 Q3Q0的状
8、态。(4) 将 1Hz 的连续脉冲改为 1KHz，用双踪示波器观察 CP、Q3、Q2、Q1、Q0 端波形，描绘之。（5） 将图 61 电路中的低位触发器的 Q 端与高一位的 CP 端相连接，构成减法计数器，按实验内容 2)，3)，4)进行实验，观察并列表记录 Q3Q0 的状态。输 入输 出CPUQ3Q2Q1Q00000010001200103001140100501016011 070111810009100110101011101112110 01311011411101511111600002、测试 CC40192 或 74LS192 同步十进制可逆计数器的逻辑功能计数脉冲由单次脉冲源提供
9、，清除端 CR、置数端、数据输入端 D3 、D2、D1、D0 LD分别接逻辑开关，输出端 Q3、Q2、Q1、Q0接实验设备的一个译码显示输入相应插口A、B、C、D；和接逻辑电平显示插口。按表 61 逐项测试并判断该集成块的功能COBO是否正常。输 入输 出CRLDCPUCPDD3D2D1D0Q3Q2Q1Q01000000dcbadcba011加 计 数011减 计 数(1) 清除令 CR=1，其它输入为任意态，这时 Q3Q2Q1Q00000，译码数字显示为 0。清除功能完成后，置 CR0(2) 置数CR0，CPU，CPD 任意，数据输入端输入任意一组二进制数，令= 0，观察计数LD译码显示输出
10、，预置功能是否完成，此后置1。LD(3) 加计数CR0，CPD 1，CPU 接单次脉冲源。清零后送入 10 个单次脉冲，观察译码LD数字显示是否按 8421 码十进制状态转换表进行；输出状态变化是否发生在 CPU 的上升沿。(4) 减计数CR0，CPU 1，CPD 接单次脉冲源。参照 3)进行实验。LD3、图 63 所示，用两片 CC40192 组成两位十进制加法计数器，输入 1Hz 连续计数脉冲，进行由 0099 累加计数，记录之。输入脉冲数0123456789Q30000000011Q20000111100输出Q10011001100Q001010101014、将两位十进制加法计数器改为两位十进制减法计数器，实现由 9900 递减计数，记录之。5、按图 64 电路进行实验，记录之。6、按图 65，或图 66 进行实验，记录之。五、实验总结五、实验总结1. 该实验存在一定测量误差，误差来源于电路箱中得误差，但是误差实验允许范围内，故该实验有效。2该实验应该注意电路的联线，同时要求熟练掌握各个芯片的使用方法。3对 74LS161、74LS90 有更深一步了解，加深了同学们对由 74LS161、74LS90 组成的计数器的工作原理的理解，同时对书本的知识加深了理解。4. 同学们学会用集成电路构成计数器的方法，掌握中规模集成计数器的使用及功能测试方法。
