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1、片上系统(SOC)技术秦 华 旺 南京理工大学自动化学院主要内容nSOC概述n硬件描述语言Verilog HDLnQuartus II开发环境课程安排n24学时的理论课n8学时的实验课n开卷考试n考核内容：PPT中的知识点n暂无教材第一章：SOC概述nSOC的定义nSOC的历史、现状与发展趋势nSOC的基本概念SOC的定义SOC：片上系统，或系统级芯片，即在一个芯片上集成一个计算机系统。SOC概述SOC的发展历史n电子管n晶体管n集成电路工艺：0.25m以下，进入深亚微米阶段规模：超大规模（VLSI）和特大规模（GSI）nSOCSOC概述SOC的特性n复杂系统功能n超深亚微米工艺n内嵌一个或数
2、个CPU或DSPn功能可编辑n复用IP核SOC概述SOC的国内现状地域分布n长江三角洲n京津n珠江三角洲产业nIC设计n芯片加工n后工序SOC概述SOC的应用n无线/有线通信n多媒体n工业控制n交通运输SOC概述SOC的分类nCSOC：CPU+可重构处理构件，研究机构主导nSOPC：基于FPGA，可编程SOC，小批量nASIC SOC：专用集成电路，大批量，主流SOC概述ASIC(专用集成电路)的分类n全定制：设计者完成所有电路的设计n半定制：利用库里的标准逻辑单元设计SOC概述著名ASIC厂商nTI nIBMnSonynSTnToshibanNEC（日电）nFujitsunRenesas（瑞
3、萨）nLSInSamsungSOC概述SOPC 著名厂商（基于FPGA）nXilinxnAlteranLatticenActelnQuiklogicnCypressSOC概述可编程器件nPLD (Promrammable Logic Device)nCPLD (Complex Promrammable Logic Device)nFPGA (Field Programmable Gate Array)SOC概述CPLD与FPGA的区别nFPGA的集成度比CPLD高，FPGA一般是几万几百万逻辑 单元，CPLD一般是几千几万逻辑单元；nCPLD更适合完成各种算法和组合逻辑，FPGA更适合于完成
4、时序逻辑；nCPLD的时序延迟是均匀的和可预测的，而FPGA的延迟往往 不可预测；n在编程上FPGA比CPLD具有更大的灵活性；nCPLD是粗粒结构（逻辑块），延迟小，软件编译快；nCPLD比FPGA使用起来更方便，不需要EEPROM；nCPLD的速度比FPGA快；nCPLD保密性更好。SOC概述SOC的关键技术n可重用IP核n软硬件协同设计n时序分析n可测试性设计与测试验证n深亚微米技术n低电压、低功耗技术n总线构架技术n可靠性设计技术n特殊工艺技术SOC概述SOC的IP核IP核，即知识产权IP( Intellectual Property )，是指己验证的、可重利用的 、具有某种确定功能的
5、集成电路模块。n软核n硬核n固核SOC概述软核软核是用硬件描述语言描述的功能块，但 是并不涉及用什么具体电路元件实现这些 功能。软IP的设计周期短，设计投入少，应用灵 活。缺点是在性能上难以获得全面优化， 且知识产权保护较难。SOC概述硬核在性能、功率和面积上经过优化，并映射 到特定工艺技术的功能模块。硬核具有可预见性，同时还可以针对特定 工艺或购买商进行功耗和尺寸上的优化， 且更易于实现版权保护。但应用灵活性和 可移植性较差。SOC概述固核固核是软核和硬核的折衷，是指在结构和 拓扑方面针对性能和面积进行版图规划， 甚至可能用某种工艺技术进行过优化的可 复用模块。SOC概述软硬件协同设计与传统
6、的嵌入式系统设计方法不同，软/硬件协同 设计强调软件和硬件设计开发的并行性和相互反馈 ，强调利用现有资源（I P核和软件构件），缩短 系统开发周期，降低系统成本，提高系统性能。n软硬件任务划分n软硬件接口定义n软硬件协同仿真和验证SOC概述时序分析n时钟同步n时序预算的分级和分解n关键路径的特殊约束SOC概述可测试性设计与测试验证SOC验证工作约占整个设计工作的70%。n测试架构n测试向量有效传递性n测试平行化n降低测试占用时间SOC概述深亚微米技术工艺加工线宽的不断减少，给电路的设计、仿真 带来了新的挑战，线与线的相互影响将变得不 可忽略，必须研究关键电路架构、时序收敛性 、信号完整性、天线
7、效应等问题。n0.80.35m称为亚微米n0.25m及其以下称为深亚微米n0.05m及其以下称为纳米SOC概述低电压、低功耗技术随着线宽不断缩小，电源电压也相应缩小。同时 随着集成度的提高，电路功耗也会相应提高， 所以必须采取相应措施，以降低功耗。芯片的功耗主要由跳变功耗、短路功耗和泄漏功 耗三部分组成。降低功耗的措施包括：电路实 现工艺、输入向量控制（IVC）技术、多电压技 术、功耗管理技术以及软件（算法）低功耗利 用技术等。SOC概述总线构架技术nIBM公司的CoreConnect总线nARM公司的AMBA总线nAltera公司的Avalon总线nSilicore公司的Wishbone总线
8、SOC概述可靠性设计技术n防死锁和解锁机制n容错机制n故障恢复机制SOC概述特殊工艺技术SOC概述对于要求较高的电路，PN结隔离和挖槽还 不能达到要求，需要特殊的噪声降低和隔 离技术。一些特殊工艺的相互兼容性，如DRAM、 Flash与Logic工艺的兼容、数字与模拟的 相互兼容等。EDA(电子设计自动化)EDA(Electronic Design Automation) 是 以计算机为工作平台，以EDA软件工具为开 发环境，以硬件描述语言为设计语言，以可 编程器件为实验载体，以ASIC、SOC芯片 为设计目标器件，以电子系统设计为应用方 向的电子产品自动化设计过程。SOC概述EDA的作用随着
9、芯片规模的不断扩大，芯片内线路的 复杂程度不断增加，IC设计者必须在先进 的EDA工具的基础上，采用自上至下、结 构化设计、软硬件协同设计等方法来完成 SOC的系统功能设计。SOC概述EDA工具的主要供应商nCadence （美国）nSynopsys （美国）nAvant（美国，已被Synopsys 收购）nMagma（美国）SOC概述EDA工具的芯片开发步骤n前端设计n后端设计n设计验证SOC概述前端设计完成从芯片逻辑的概念化设计到芯片逻辑 门级表示的工作。n系统级设计和分析n寄存器传输级(RTL)设计和分析n逻辑综合和优化SOC概述后端设计描述了如何使设计结构在芯片上进行物理 实现，尤其是
10、芯片的硅内核和库单元的布 局和布线。n芯片布局n布线SOC概述设计验证保证芯片满足功能、时序、功率和其他指 标的要求。验证占用了整个设计时间的大 约70。n系统级验证nRTL级验证n逻辑门级验证n物理级验证SOC概述第二章：SOC设计nSOC设计流程nSOC设计原则设计流程SOC设计设计复用的一般原则n同步设计n存储器和混合信号设计n片上总线n时钟分配n清零/置位/复位信号n物理设计n可交互模块SOC设计同步设计数据只在时钟沿变化，因此指令和数据的管理更 容易，具体措施：n随机逻辑中使用寄存器，不用锁存器n避免使用内部脉冲发生电路n避免使用直接组合逻辑通道SOC设计存储器设计SOC中存储器一般
11、占芯片面积的60以上，存 储器设计的注意事项：n存储器周边加虚拟单元，以减小其边界和中心 阵列的寄生参数诧异；n大规模存储器放在芯片的边或角上；n小存储器分散放置；n小存储器用到的金属层比工艺允许的布线层少1 2层，留下的金属层用来进行芯片级布线。SOC设计混合信号设计SOC中混合信号一般不超过芯片面积的5，如 锁相环、数/模转换器、模/数转换器、温度传 感器等，混合信号一般对噪声和工艺非常敏感 ，设计的注意事项：n尽量将混合信号模块放在芯片角上n周围加上保护环和虚拟单元SOC设计片上总线片上总线在SOC设计中起着极其重要的作用，由 于片上总线提供了各种核都可以连接的通用接 口，因此基于总线的
12、设计有利于管理。片上总 线的设计和数据传输协议的制定应该在选定核 之前就予以考虑。若在核开发完成后再设计片 上总线，则容易导致数据传输机制的混乱。SOC设计时钟分配n尽可能使用同步设计n不同时钟域的数量越少越好n尽可能避免使用锁存n尽可能减小时钟偏斜(在系统内不同元件处检测 到有效的时钟跳变沿所需的时间差异)SOC设计清零/置位/复位信号n尽可能使用同步复位n文档中应对这些信号作详细说明SOC设计物理设计n版图规划n综合n时序n输入/输出端口n确认与测试SOC设计版图规划芯片设计之初的版图规划有助于估算芯片的大小 ，以及确定是否能达到面积、时序、性能和成 本的目标。SOC设计综合(synthe
13、sis )综合：将电路的高级语言描述编译生成出细节更 加丰富的低级描述。在设计之初，要对综合后的 面积、时序和功耗制定明确的目标。SOC设计时序在版图设计之前，应对版图规划后的块进行时序 分析，在版图设计完成后，再进行时序验证。SOC设计输入/输出端口要对I/O端口进行详细定义，并合理规划其摆放 位置，一些经验法则有：n所有的电源/地引脚应该排列在同一边n信号I/O排列在两个边上SOC设计可交互模型设计的复用在很大程度上依赖于可交互模 块的质量，这些模块包括：行为模型、功 能模型、仿真模型、时序模型、版图规划 模型等。n尽量提高可交互模型的质量n对模型进行加密，防止逆向工程SOC设计第三章：I
14、P核设计n软核/固核的设计n硬核的设计软核/固核特点软核和固核是RTL形式的产品，易于复用且具有 较高的灵活性；但是，由于没有确定的版图，它 们的面积、功耗和性能没有经过优化。RTL：寄存器传输级，用硬件描述语言描述预期 的功能。与之相对应的门级则是用具体的逻辑单 元来描述一定的功能。RTL和门级是设计上的不 同阶段，RTL经过逻辑综合后就得到门级。之所 以有RTL，是因为集成电路可以看作由一组寄存 器以及寄存器之间的逻辑操作构成。软核/固核设计软核/固核设计流程软核/固核设计有阴影的框表示固核所需的附加步骤设计说明文档n功能要求：指定核的用途和操作n物理要求：指定封装、面积、功耗、工艺库等n
15、设计要求：指定结构和带数据流的框图n接口要求：指定信号名称和功能、时序图和交 直流参数n测试与调试要求：指定生产测试、可测性设计 方法、测试向量产生方法、故障分级等n软件要求：指定硬件模块的软件驱动程序软核/固核设计产品nRTL代码n功能测试平台n测试向量文件n综合的脚本文件n描述核功能的文档n工作特性n仿真结果n门级网表（固核）（网表：雏形的电路，描述器件的连接）n工艺库说明（固核）n时序模型（固核）n面积和功耗估计（固核）n原型样片（固核）软核/固核设计硬核设计特点n需要物理设计n在面积和时序上要对特定的工艺进行优化n用版图数据(GDSII)交付硬核设计硬核设计中的特有问题n时钟和复位信号
16、n布线通道疏松度、引脚排列和宽长比n全定制电路n测试硬核设计时钟和复位信号n具有独立于SOC系统的时钟和复位信号n硬核中的时钟和复位信号要使用缓冲器和 最小的连线负载n硬核输出端口也应有经过缓冲的时钟，用 于和其他时钟的同步硬核设计布线通道疏松度SOC集成时，通常布线从核的上方或内部 穿过，为此：n硬核中的布线应该有一定的疏松度n限制核中使用的金属线层数，使之比工艺 允许的少一层或两层硬核设计引脚排列n总线信号相邻n输入的时钟和复位信号要引出n电源和地引脚尽量放在一边n基本的I/O引脚(USB、PCI)尽量放在一边n核内部的公共电源和地线应尽量短硬核设计宽长比尽量使硬核的宽长比接近1:1或1:2，以此 尽量减小对SOC级布局的影响。硬核设计全定制电路有时因为性能或面积的需要，硬核内包含 有全定制电路模块，这种电路需要在晶体 管级进行仿真，这些电路的性能对工艺参 数高度敏感，需要良好的文档来描述这种 电路的功能和实现。硬核设计测试硬核中必须有可测试性设计DFT(Design For Test) ，硬核的DFT设计要求在SOC 集成时产生最少的约束。硬核设计硬核
