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1、LOGO数 字 逻 辑河南大学软件学院主讲人：胡 萍第4章组合逻辑电路本 章 要 点v掌握组合逻辑电路的分析方法；v掌握组合逻辑电路的设计方法；v理解组合逻辑电路的险象。1.1 HTML简介4.1 组合逻辑电路的分析4.1 组组合逻辑电逻辑电 路的分析v组组合逻辑电逻辑电 路类类v组组合逻辑电逻辑电 路分析若逻辑电路在任何时刻产生的稳定输出值仅仅取决于该时刻各输入值的组合，而与过去的输入值无关，则称为组合逻辑电路。所谓逻辑电路分析，是指对一个给定的逻辑电路，找出其输出与输入之间的逻辑关系。4.1.1 分析方法概述v组组合逻辑电逻辑电 路分析步骤骤1. 根据逻辑电路图写出输出函数表达式2. 化简
2、输出函数表达式 4. 功能评述与评价 3. 列出输出函数真值表 4.1.1 分析方法概述v分析举举例例1.分析下图所示组合逻辑电路。4.1.1 分析方法概述v分析举举例解 根据逻辑电路图写出输出函数表达式4.1.1 分析方法概述 化简输出函数表达式4.1.1 分析方法概述 列出真值表0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0A B C F4.1.1 分析方法概述 功能评述由真值表可知，该电路具有检查输入信号取值是否一致的逻辑功能，一旦输出为1，则表明输入不一致。通常称该电路为“不一致电路”。4.1.1 分析方法
3、概述 功能评述由分析可知，该电路的设计方案并不是最简的。根据化简后的输出函数表达式，可采用异或门和或门画出实现给定功能的逻辑电路图如下图所示。4.1.1 分析方法概述v分析举举例例2.分析下图所示组合逻辑电路。险象：由于竞争而引起电路输出发生瞬间错误现象称为冒险。冒险表现为输出端出现了违背稳态逻辑关系的窄脉冲(噪声)。4.4 组组合逻辑电逻辑电 路的险险象A A L G2 G1 A AAL+=1 1L不考虑门的延时考虑门的延时4.4 组组合逻辑电逻辑电 路的险险象逻辑电路中各路径上延迟时间的长短与信号经过的门的级数有关，与具体逻辑门的时延大小有关，还与导线的长短有关，因此，输入信号经过不同路径到达输出端的时间有先有后，这种现象称为竞争现象 。险象：由竞争导至的错误输出信号。LOGO河南大学软件学院
