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1、第第4 4章章 一、什么是VHDL？VHDL：VHSIC (Very High Speed IntegratedCircuit)HardwareDescriptionLanguage二、VHDL的历史80年代初由美国国防部在实施超高速集成电路(VHSIC)项目时开发的。 1987年由 IEEE 协会批准为 IEEE 工业标准，称为 IEEE1076-1987。各EDA公司相继推出支持VHDL的设计环境。1993年被更新为 93 标准，即IEEE1076-1993。进一步提高抽象描述层次，扩展系统描述能力。三、VHDL的作用1、VHDL打破软、硬件的界限VHDL是电子系统设计者和 EDA工具之间
2、的界面。EDA工具及 HDL的流行，使电子系统向集 成化、大规模和高速度等方向发展。美国硅谷约有80%的 ASIC和 FPGA/CPLD已采用 HDL进行设计。2、VHDL与C、C+的比较：C、C+ 代替汇编等语言VHDL 代替原理图、逻辑状态图等。3、VHDL与电原理图描述的比较：VHDL具有较强的抽象描述能力，可进行系统行为级别的描述。描述简洁，效率高。 VHDL描述与实现工艺无关。电原理图描述需给出完整、具体的电路结构图，不能进行抽象描述。描述繁杂，效率低。电原理图描述与实现工艺有关。四、VHDL语言特点1、VHDL具有强大的语言结构，系统硬件描述能力强、设 计效率高；具有较高的抽象描述
3、能力。如：一个可置数的16位计数器的电原理图：用VHDL描述的可置数16位计数器：2、VHDL语言可读性强，易于修改和发现错误。3、VHDL具有丰富的仿真语句和库函数，可对 VHDL源代码进行早期功能仿真，有利于大系统的设计与验证。4、VHDL设计与硬件电路关系不大。 5、VHDL设计不依赖于器件，与工艺无关 。6、移植性好。 7、VHDL体系符合TOP-DOWN和CE（并行工程）设计 思想。8、VHDL设计效率高，产品上市时间快，成本低。9、易于ASIC实现。五、VHDL与其它硬件描述语言的比较行为级RTL级门电路级VHDL：具有较强的系统级抽象描述能力，适 合行为级和 RTL级的描述。设计
4、者可不必 了解电路细节，所作工作较少，效率高。 但对综合器的要求高，不易控制底层电路 的生成。IEEE标准，支持广泛。 Verilog HDL ：系统级抽象描述能力比VHDL稍差；门级开关电路描述方面比 VHDL 强。适合 RTL级和门 电路级的描述。设计者需要了解电路细节，所 作工作较多。IEEE标准，支持广泛。 ABEL、PALASM、AHDL(Altera HDL)： 系统级抽象描述能力差，一般作门级 电路描述。要求设计者对电路细节有详细的了解 。对综合器的性能要求低，易于控制电路资源 。支持生产厂家少。六、VHDL设计简述VHDL主要用于描述什么？VHDL将一个设计（元件、电路、系统）
5、 分为：外部（可视部分、端口）内部（不可视部分、内部功能、算法 ）外部与内部：器件或子系统ARCHITECTUREProcess ProcessENTITYSequential ProcessCombinational ProcessportsportscomponentportsportsVHDL语言的一些基本特点： VHDL语言由保留关键字组成； 一般，VHDL语言对字母大小写不敏感；例外： 、“ ”所括的字符、字符串； 每条VHDL语句由一个分号（；）结束； VHDL语言对空格不敏感，增加可读性； 在“-”之后的是VHDL的注释语句； VHDL有以下描述风格：行为描述；数据流（寄存器传输
6、RTL）描述；结构化描述； 【例5-1】 ENTITY mux21a ISPORT( a, b : IN BIT ; s : IN BIT;y : OUT BIT ) ; END ENTITY mux21a ;ARCHITECTURE one OF mux21a ISBEGINy = a WHEN s = 0 ELSEb ; END ARCHITECTURE one ;实体结构体4.1 多路选择器VHDL描述图5-1 mux21a实体图5-2 mux21a结构体4.1.1 2选1多路选择器的VHDL描述4.1.1 2选1多路选择器的VHDL描述【例4-2】ENTITY mux21a ISPOR
7、T ( a, b : IN BIT; s : IN BIT;y : OUT BIT );END ENTITY mux21a; ARCHITECTURE one OF mux21a ISSIGNAL d,e : BIT;BEGIN d = a AND (NOT S) ; e = b AND s ; y = d OR e ;END ARCHITECTURE one ;【例4-3】. . .ARCHITECTURE one OF mux21a ISBEGINy = (a AND (NOT s) OR (b AND s) ;END ARCHITECTURE one;absy 0000 0010 010
8、0 0111 1001 1010 1101 11114.1.1 2选1多路选择器的VHDL描述【例4-4】ENTITY mux21a ISPORT ( a, b, s: IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a ISBEGINPROCESS (a,b,s) BEGINIF s = 0 THENy = a ; ELSE y = b ; END IF;END PROCESS; END ARCHITECTURE one ;4.1.1 2选1多路选择器的VHDL描述图5-3 mux21a功能时序波形4.1.
9、2 VHDL相关语句说明1. 实体表达【例5-5】 ENTITY e_name IS PORT ( p_name : port_m data_type;.p_namei : port_mi data_type ); END ENTITY e_name;或：【例5-6】 ENTITY e_name IS PORT ( p_name : port_m data_type; .p_namei : port_mi data_type ); END e_name;4.1.2 VHDL相关语句说明2. 实体名3. PORT语句和端口信号名4. 端口模式INOUTINOUTBUFFER其中，端口模式：out
10、: 输出型，只能在实体内部对其赋值。in: 输入型，此端口为只读型。inout:输入输出型，既可读也可赋值。buffer: 缓冲型，与 out 相似，但可读。out 和 buffer 的区别：5. 数据类型BIT指端口上流动的数据的表达格式。为预先定 义好的数据类型。如：bit、bit_vector、integer、 std_logic、std_logic_vector 等。 例： entity nand2 is entity m81 isport ( port(a,b:in bit; a:in bit_vector(7 downto 0); z: out bit sel:in bit_vec
11、tor(2 downto 0); ) ; b:out bit); end entity nand2; end entity m81;作用：定义系统（或模块）的行为、元件及内部的连接关系。两个组成部分： 对数据类型、常数、信号、子程序、元件等 元素的说明部分。 以各种不同的描述风格描述的系统的逻辑功 能实现的部分。常用的描述风格有：行为描 述、数据流描述、 结构化描述。二、结构体结 构 体结 构 体 说 明结 构 体 功 能 描 述常数说明 数据类型说明 信号说明 例化元件说明 子程序说明 块语句 进程语句 信号赋值语句 子程序调用语句 元件例化语句 实体与结构体的关系：设计实体结构体1结构体2
12、结构体3结构体n。4.1.2 VHDL相关语句说明6. 结构体表达【例5-7】 ARCHITECTURE arch_name OF e_name IS(说明语句) BEGIN(功能描述语句) END ARCHITECTURE arch_name ； 或： 【例5-8】 ARCHITECTURE arch_name OF e_name IS(说明语句) BEGIN(功能描述语句) END arch_name ；architecture 结构体名称 of 实体名称 is 说明语句内部信号、常数、数据类型、子程序（函数、过程）、 元件等的说明；begin并行处理（功能描述）语句；end archit
13、ecture 结构体名称；注：同一实体的结构体不能同名。定义语句中的 常数、信号不能与实体中的端口同名。例：结构体中错误的信号声明4.1.2 VHDL相关语句说明8. 逻辑操作符AND、OR、NOT9. IF_THEN条件语句10. WHEN_ELSE条件信号赋值语句赋值目标 = 表达式 WHEN 赋值条件 ELSE表达式 WHEN 赋值条件 ELSE.表达式 ；12. 文件取名和存盘7. 信号传输(赋值)符号和数据比较符号11. PROCESS进程语句和顺序语句12. 文件取名和存盘【例4-4】ENTITY mux21a ISPORT ( a, b, s: IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a ISBEGINPROCESS (a,b,s) BEGINIF s = 0 THENy = a ; ELSE y = b ; END IF;END PROCESS; END ARCHITECTURE one ;
