南邮数电第6章-可编程逻辑器件

《南邮数电第6章-可编程逻辑器件》由会员分享，可在线阅读，更多相关《南邮数电第6章-可编程逻辑器件（52页珍藏版）》请在金锄头文库上搜索。

1、1第6章 可编程逻辑器件PLD: Programmable Logic Device2PLD是厂家作为一种通用型器件生产的半定制电 路，用户可以利用软、硬件开发工具对器件进行设 计和编程，使之实现所需要的逻辑功能。6.1 PLD概述nPLD内部包含有丰富的逻辑部件（如各种门电路、开关、 触发器等）和连线，各逻辑部件相互不连接或局部连接。n用户可通过配置器件内部逻辑部件的互连关系、分配PLD 管脚的用途，即所谓的编程，实现多种逻辑功能。n同一种PLD器件，其内部逻辑部件的互连关系不同、引脚 的分配方案不同，实现的逻辑功能也不同，给使用者带来 了极大的方便 3开发过程 Design EntryCo

2、mpile SimulationProgramming(Download )PLD的开发流程示意图 4三、多路选择器 6.1.1 PLD的表示方法 一、输入缓冲电路 二、门电路及导线连接表示 6.1 PLD概述51AA A连接方式表示PLD输入缓冲电路 6PLD中的与门、或门表示7PLD中的多路选择器00011011ABCDC0FC186.1.2 可编程功能的实现6.1 PLD概述96.1.3 PLD的制造工艺6.1 PLD概述基于FLASH技术的PLD紫外线可擦除的PLD电可擦除的PLD基于SRAM技术的PLD基于熔丝/反熔丝基数的PLD基于掩模技术的PLD106.1.4 PLD的分类6.1

3、 PLD概述一、PLD的集成度分类 可编程逻辑器件PLD低密度可编程逻 辑器件LDPLD高密度可编程逻 辑器件HDPLDPROM PLAPALGALCPLDFPGA111.低密度可编程逻辑器件(LDPLD:Low-Density PLD) (1) PROM (Programmable ROM)与阵列固定，或阵列可编程。 (2) PLA(Programmable Logic Array) 与阵列、或阵列都可编程。(3) PAL(Programmable Array Logic) 与阵列可编程，或阵列固定。(4) GAL(Generic Array Logic ) 大部分与阵列可编程，或阵列固定。

4、12LDPLD的分类与结构名称与阵阵列或阵阵列输输出部分PROM固定可编编程固定PLA可编编程可编编程固定PAL可编编程固定固定GAL可编编程固定可配置132.高密度可编程逻辑器件(HDPLD:High-Density PLD) (1)CPLD (Complex PLD)20世纪 80年代中。 20世纪 80年代中。 (2) FPGA(Field Programmable Gate Array)146.1.4 PLD的分类6.1 PLD概述一、PLD的集成度分类 二、PLD的制造工艺分类 三、按编程方法分类 15PLD的基本结构 一、PLD实现各种逻辑功能的依据 二、传统PLD的总体结构 图

5、传统PLD的总体结构 输出电路输入电路与 阵列或 阵列外部 数据 输入数据 输出输入项乘积项和项反馈6.1 PLD概述16一、基本结构 ：地址译码器、存储单元矩阵、输出电路 存1，字线W和位线b间接二极管；存0，字线W和位线b间不接二极管。二、工作原理 6.2 可编程只读存储器（PROM） 6.2.1 PROM的结构和功能17逻辑关系：译码器部分的输出变量和输入变量（包括原 变量和反变量）构成“与”的关系。存储矩阵和输出电路部分的输出变量和存储 矩阵的输入变量构成“或”的关系。译码器部分的输出变量和输入变量（包括原 变量和反变量）构成“与”的关系。二、工作原理 6.2 可编程只读存储器（PRO

6、M） 6.2.1 PROM的结构和功能182.实现组合逻辑函数 例9.1.1 试用ROM实现如下组合逻辑函数。首先应将以上两个逻辑函数化成由最小项组成的标准“与-或”式,即解:6.2 可编程只读存储器（PROM） 6.2.2 ROM的应用192.实现组合逻辑函数 例9.1.1 试用ROM实现如下组合逻辑函数。解:6.2 可编程只读存储器（PROM） 6.2.2 ROM的应用采用有3位地址码、2位数据输出的8字节2位ROM。将A、B、C3个变量分别接至地址输入端A2A1A0。按逻辑函数要求存入相应数据,即可在数据输出端D0、D1得到F1和F2,其20ROM 阵列如图所示111(D1)(D0 )

7、F2F1ABC21图6.3.1&16.3 可编程逻辑阵列（PLA） 6.3.1 PLA的结构与应用与阵列可编程与阵列可编程22PLA应用举例 例 用PLA器件实现函数 解 ：用PLA器件实现，需3个输入端，2个输出端。 用卡诺图法化简，得出F1、F2的最简与或式 ：相应的实现电路如图所示。23图 用PLA实现组合函数的设计 &124除了具有与阵列和或阵列以外，还有输出和 反馈电路：n专用输出结构n可编程输入/输出结构n寄存器输出结构n异或输出结构6.3 可编程逻辑阵列（PLA） 6.3.2 PAL的结构与应用25例1：用PAL设计一个带使能端（低电平有效） 的2/4线译码器，输出低电平有效。

8、解：使能输入：EN； 译码地址输入：A1和A0； 输出为：Y0,Y1,Y2,Y3。 由真值表可知：Y0=A1A0, Y1=A1A0,Y2=A1A0,Y3=A1A0, 最好选用低电平输出有效的专用输出结构或可编程I/O 型PAL。由要求有使能输出，应选用带有三态输出的PAL 器件。选用PAL16L8器件实现的简化示意如图： 26 11 EN 11 EN 11 EN 11 EN111ENA0A1Y0Y1Y2Y3例1实现电路图27PAL的优点： 提高了功能密度，节省了空间。通常一片PAL 可以代替412片SSI或24片MSI。同时，虽然PAL 只有20多种型号，但可以代替90的通用器件，因 而进行系

9、统设计时，可以大大减少器件的种类。 提高了设计的灵活性，且编程和使用都比较 方便。 有上电复位功能和加密功能，可以防止非法 复制。28n20世纪80年代初，美国Lattice半导体公司研制。nGAL的结构特点：输出端有一个组态可编程的输出 逻辑宏单元OLMC，通过编程可以将GAL设置成不同 的输出方式。这样，具有相同输入单元的GAL可以 实现PAL器件所有的输出电路工作模式，故而称之 为通用可编程逻辑器件。 nGAL与PAL的区别： PAL是PROM熔丝工艺，为一次 编程器件，而GAL是E2 PROM工艺，可重复编程； PAL的输出是固定的，而GAL用一个可编程的输出 逻辑宏单元（OLMC）做

10、为输出电路。GAL比PAL 更灵活，功能更强，应用更方便，几乎能替代所有 的PAL器件。 6.4 通用阵列逻辑（GAL） 296.4 通用阵列逻辑（GAL） GAL是低密度PLD，因此，它的结构和前述的低密度PLD类似。如GAL16V8，GAL20V8等。但是GAL的输出电路更为复杂，灵活性大，不需要用户来选择芯片。 30一、GAL16V8总体结构8个输入缓冲器（引脚29） ；8个输出缓冲反相器（引脚1219） ； 8个输出反馈/输入缓冲器（既可做输入也可做 输出），因此为16V8；1个时钟输入缓冲器； 1个选通信号输入反相器； 20个引脚的器件；31基本包含三种结构： CPLD是阵列型高密度

11、可编程控制器，其基本结构形式和PAL、GAL相似，都由可编程的与阵列、固定的或阵列和逻辑宏单元组成，但集成规模都比PAL和GAL大得多。 逻辑阵列块（LAB）可编程I/O单元可编程连线阵列（PIA） 6.5 复杂可编程逻辑器件（CPLD ） 32CPLD的结构图33 逻辑阵列块（LAB） 一个LAB由十多个宏单元的阵列组成。每个宏单元由三个功能块组成：逻辑阵列乘积项选择矩阵可编程寄存器 它们可以被单独的配置为时序逻辑或组合逻辑工作方式。如果每个宏单元中的乘积项不够用时，还可以利用其结构中的共享和并联扩展乘积项。34 可编程I/O单元I/O端常作为一个独立单元处理。通过对I/O端口编程，可以使每

12、个引脚单独的配置为输入输出和双向 工作、寄存器输入等各种不同的工作方式。 可编程连线阵列在各LAB之间以及各LAB和I/O单元之间提供互连网络。这种互连机制有很大的灵活性，它允许在不影响引脚分配的情况下改变内部的设计。 35作业36PAL的输出结构 专用输出结构。输出端只能输出信号，不能兼作输入。只能实现组合逻辑函数。目前常用的产品有PAL10H8、PAL10L8等。 37 可编程I/O结构。输出端有一个三态缓冲器 ，三态门受一个乘积项的控制。当三态门禁止，输出呈高阻状态时，I/O引脚作 输入用；当三态门被选通时，I/O引脚作输出用。38 寄存器输出结构。输出端有一个D触发器，在使能端的作用下

13、，触发器的输出信号经三态门缓冲输出。能记忆原来的状态，从而实现时序逻辑功能。39 异或寄存器型输出结构。输出部分有两个或门，它们的输出经异或门后再经D触发器和三态缓冲器输出，这种结构便于对与或逻辑阵列输出的函数求反，还可以实现对寄存器状态进行维持操作，适用于实现计数器及状态。（A0=A，A1=A ）40PAL的命名PAL共有21种，通过不同的命名可以区别。 41普通型GAL16V8的基本特点。（1）GAL的基本结构。 8个输入缓冲器和8个输出反馈/输入缓冲器。 8个输出逻辑宏单元OLMC和8个三态缓冲器，每个OLMC对应一个I/O引脚。42GAL16V8的逻辑图43GAL器件没有独立的或阵列结

14、构，各个或门放 在各自的输出逻辑宏单元（OLMC）中。 由88个与门构成的与阵列，共形成64个乘 积项，每个与门有32个输入项，由8个输入的原变量 、反变量（16）和8个反馈信号的原变量、反变量（ 16）组成，故可编程与阵列共有3288=2048个可 编程单元。 系统时钟CK 和三态输出选通信号OE的输入 缓冲器。 44OLMC的逻辑图 （2）输出逻辑宏单元（OLMC）的结构45或门：有8个输入端，和来自与阵列的8个乘积 项（PT）相对应。异或门：用于选择输出信号的极性。D触发器：使GAL适用于时序逻辑电路。4个多路开关（MUX）：在结构控制字段作用下 设定输出逻辑宏单元的状态。 46GAL的

15、结构控制字（3）GAL的结构控制字 XOR（n）：输出极性选择位。共有8位 ，分别控制8个OLMC的输出极性。异或门的输出D与 它的输入信号B和XOR（n）之间的关系为：D BXOR当XOR0时，即D = B；当XOR1时，即D =B 47 SYN（n）：时序逻辑电路/组合逻辑电路选 择位。当SYN0时，D触发器处于工作状态，OLMC可为 时序逻辑电路；当SYN=1时，D触发器处于非工作状态，OLMC只 能是组合逻辑电路。注意：当SYN0时，可以通过其它控制字，使D 触发器不被使用，这样便可以构成组合逻辑输出。 但只要有一个OLMC需要构成时序逻辑电路时，就必 须使SYN0。 AC0、 AC1

16、（n）：与 SYN相配合，用来控制 输出逻辑宏单元的输出组态。 48（4）GAL的5种工作模式 SYNAC0AC1XOR功 能输出极性101/组合逻辑专用输入三态门禁止/1000 1组合逻辑专用输出低有效 高有效1110 1组合逻辑带反馈双向I/O输出低有效 高有效0110 1时序逻辑组合I/O输出低有效 高有效0100 1时序逻辑寄存器输出低有效 高有效只要写入不同的结构控制字，就可以得到不同类 型的输出电路结构。 49FPGA的基本结构：可编程逻辑模块CLB输入输出模块IOB互连资源IR 可编程逻辑模块CLB结构形式： 查找表结构 多路开关结构 多级与非门结构。 电路组成：逻辑函数发生器触发器数据选择器信号变换