MAX的简介与安装方法

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1、 一、实验系统概述：一、实验系统概述：CPLD/FPGA 芯片及其设计技术，由于其体积小、容量大、I/O 口丰富、可靠性高、功耗小、开发方便、价格低、风险小、周期短、节省物力，且芯片编程容易（在线可编程）等优点而被数字电路设计界广泛采用，现已成为设计界最流行的设计芯片之一。本实验系统针对数字电路的设计及 CPLD/FPGA 技术有一总体上的概念。对于程度较高的同学，本系统极其丰富的功能单元和组成，搭接的灵活性，使他们能够做出超出大纲要求的具有复杂性和创造性的综合实验。同时该系统也是从事教学及科研的广大教师和电子工程师的理想开发工具。希望您能从中得到裨益，并提出宝贵的改进意见。二、二、CPLD

2、设计过程框图：设计过程框图：图 1.1.1 三、软件的简介及安装三、软件的简介及安装Max+plus II 部分：（一）Max+plus II 开放版是免费的，您需要到 ALTERA 公司的网页去申请一个授权号或一个 license.dat 文件。其正式版需要到 ALTERA 公司的中国 代理购买。（二）软件的安装以运行在 Windows95/98 操作系统环境为例，该软件的安装步骤为：（1）将光盘插入 PC 机光驱，假定你的光驱为 E：（2）运行 E：运行后如图 1.1.2 示：（3）按 Next,并选择 Yes 接受协议,出现图 1.1.3（4）选择适当的安装方式(custom Insta

3、llation 或 FLEXlm server Installation 或 Full Installation)并按下 Next,出现图 1.14;（5）按 Browse 确定安装目录,按下 Next,直到安装完成。（6）点击 Max+plus II 图标打开软件，选择 OptionsAuthorization code 菜单，记下软件 ID 号，先使用 DOS 状态下的 Dir c:/p 命令，查新安装硬盘的编号，然后访问 Altera 网页（） ，申请一个 license.dat,并按license.dat 中所介绍的方法或步骤安装好 license 文件，此后才可以使用MAX+PLUS

4、 II 软件。图 1.1.2 图 1.1.3图 1.1.4Altera 公司的公司的 Max+Plus软件操作指南软件操作指南1、 打开软件 2、 在 Fileprojectname，取名后建立设计的项目文件。 3、 在 Filenew，选择相应的编辑器，选择 Device 中 Auto 编译后的管脚不能 重新定义。 4、 绘制原理图，或用硬件描叙语言进行文本编辑，并存盘，若直接调用实验 程序需将程序文件的“只读”属性改掉。5、 Max+PlusComplier 编译（可关闭） 。 6、 Max+PlusWareform editor 进行波形编辑，并在空白区点击鼠右键， 选择“Enter N

5、ode From SNF”,再点击“List”按钮，点击“= ”再“OK”添 加相应的激励波形,并存盘。7、 Max+PlusSimulater 进行仿真，查看仿真波形图。 8、 在 Max+PlusFloorplan Editor，观看管脚分配图，如需修改，拖动相应 管脚到理想位置，在运行编译后，修改的管脚才有效。 9、 下载，连线，观察结果。 10、在 Max+PlusProgrommer 选择下载菜单，在“JTAG”菜单下选“Muti- Dervice JTAG Chain Setup”再对话框添加所需下载的文件（后缀为 POF）“OK”后点取 Program 即可。 注：本公司的所有实

6、验原理图在一个 TEST 目录下，即（test1test10） ALTERA 公司的软件授权码申请公司的软件授权码申请 先进入到计算机的 MS-DOS 状态下，用 DIR/W 查看当前所在驱动器的硬 盘卷标号（除光盘驱动器和软盘驱动器）所查到的卷标号如：1678-345f。 软件在光盘中：Max+Plus目录下。 ALTER 公司的网址：http:/ 1、 进入 ALTERA 的主页。 2、 点取：“Quartus & Max+plus Licenses or Authorization Codes” 。 3、 点取：“Max+plus for students and universitie

7、s”。 4、 再对话框中选中 Max+Plus Student Edition software 下：Version 9.23， 点“continue” 。 5、 输入硬盘卷标号. 6、 填写相应表格，并提交信息。 7、 到“收件箱”中查收邮件。 8、 复制邮件中“Your License File”下面的从“FEATURE”开始的九行内容 以卷标号传来” 。 9、 在“File-new-text editor”将复制的内容在该文本编辑器中粘贴（PAST） 。 10、将文件另存为安装目录中的“License.dat” 。 11、在“options license setup”进入一个对话框。

8、12、在“Browse”中送取刚才生成的“license.dat”再“OK” 。例如收到的邮件内容为：Thank you for using the MAX+PLUS II Version 10.1 and 9.23 Student Edition Software.Hard disk serial number: 354111E6To enable your software, you must create a license.dat file as instructed in this e-mail. Your license file is provided below.YOUR LI

9、CENSE FILEFEATURE maxplus2web alterad 2005.08 permanent uncounted CD8A33FE6E17 HOSTID=DISK_SERIAL_NUM=354111e6FEATURE maxplus2vhdl alterad 2005.08 permanent uncounted AC872F56DA23 HOSTID=DISK_SERIAL_NUM=354111e6FEATURE maxplus2verilog alterad 2005.08 permanent uncounted 3C31F9B4FBC2 HOSTID=DISK_SERI

10、AL_NUM=354111e6实验一：maxplus2 软件熟悉（38 译码器）2 课时 一、实验目的：通过一个简单的 38 译码器的设计,让学生掌握步了解 CPLD 设计的全过程和相关软件的使用。二、内容要求：三个输入接拨位开关，八个输出接发光二极管，设计部分采用VHDL 语言完成输入输出0000000000100100000010010000001000110000100010000010000101001000001100100000011110000000三、实验步骤：（以下各个实验步骤均相同，省略）1.输入2.编译3.仿真4.下载5.连线 实验二 七段数码管显示器设计 2 课时 一、

11、实验目的：1、 通过一个七段数码管显示器的设计,让学生掌握组合逻辑电路的设计方法。2、 掌握组合逻辑电路的静态测试方法。3、 进一步了解 CPLD 设计的全过程和相关软件的使用。二、内容要求：用七段数码显示器显示 0F 16 个数字。设计部分采用 VHDL 语言完成输入输出0000111111000010110000001011011010011111100101000110011010110110110110101111101111110000100011111111001111101110101110111101100111111100100111011010111101111010011

12、1111111000111四、硬件连接：四个输入接拨位开关，七个输出接七段数码显示器。实验三实验三 24 进制进制/60 进制计数器设计进制计数器设计 2 课时课时 一、实验目的：1、 了解时序电路的经典设计方法了解通用同步计数器，异步计数器的使用方法。2、 了解用同步计数器通过清零阻塞法和预显数法得到循环任意进制计数器的方法。3、 理解时序电路和同步计数器加译码电路的联系，设计任意编码计数器。4、 了解同步芯片和异步芯片的区别。二、硬件需求：主芯片：EPM7128SLC84-15（注：该实验只采用了 ALTERA 公司的适配板设计） 二、实验内容： 用 VHDL 语言实现 24 进制或者 6

13、0 进制计数器循环计数，同时要具有清零 及复位功能，可以对其功能进行扩展。输出采用七段译码器输出，同时显示计 数的各位数字和十位数字。 四、硬件连接：输入采用时钟输入，清零以及复位信号采用拨位开关， CLK 和扫描时钟信号 CKDSP 的管脚分别同 1HZ（把 JPCK 设置成 250HZ 档，将时钟源连接到CLK/CLK3 处的连接孔上，改变 CLK3 频率段上的跳线，直到达到要求为止）时钟源和 32HZ（或更高，将时钟源连接在 CLK/CLK1 处即可）时钟源相连。 课程设计课程设计 ： 数字系统设计实践数字系统设计实践 （一周）（一周） 一、设计要求（数字钟的功能数字钟的功能）1、具有时

14、、分、秒计数显示功能，以 24 小时循环计时。2、具有清零，调节小时、分钟功能。3、具有整点报时功能，整点报时的同时 LED 灯花样显示。 二、实验目的：1、 掌握多位计数器相连的设计方法。2、 掌握十进制、六十进制、二十四进制计数器的设计方法。3、 继续巩固多位共阴极扫描显示数码管的驱动及编码。4、 掌握扬声器的驱动。5、 LED 灯的花样显示。6、 掌握 CPLD 技术的层次化设计方法。 三、硬件要求：1、 主芯片：EPM7128SLC84-152、 8 个 LED 灯。3、 扬声器。4、 8 个七段扫描共阴极数码显示管。5、 三个按键开关（清零，调小时，调分钟） 。 四、实验原理：MAX

15、+plus II 部分：部分：在同一块 CPLD 芯片 EPM7128SLC84-15 上集成了如下电路模块：1、 时钟计数： 秒60 进制 BCD 码计数；分60 进制 BCD 码计数；时24 进制 BCD 码计数；同时整个计数器有清零，调分，调时功能。在接近整数时间能提供报时信号。2、 有驱动 8 位七段共阴极扫描数码管的片选驱动信号输出和七段字行译码输出。编码和扫描可参照“实验四” 。3、 扬声器在整点时有报时驱动信号产生。4、 LED 灯按个人口味在整点时有花样显示信号产生。五、实验内容及步骤：1、 根据电路特点，可在教师指导下用层次设计概念，将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口。让几个学生分 做和调试其中之一，然后再将各模块合起来联试。以培养学生间的合作精神，同时加深层次化设计概念。2、 了解软件的元件管理深层含义，以及模块元件之间的连接概念，对于不同目录下的同一设计，如何熔合。原理图示 2.6.1模块说明：各种进制的计数及时钟控制模块；扫描分时显示，译码模块；彩灯，扬声器编码模块； 六、实验连线： 输入接口：1、 代表清零，调时，调分信号 RESET，SETHOUR，SETMIN 的管脚分别连接按键开关或者拨位开关。2、 代表计数时钟信号 CLK 和扫描时钟信号 CKDSP 的管脚分别同1