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1、 可编程逻辑实验可编程逻辑实验系部名称系部名称：通信工程通信工程学生姓名学生姓名：专业名称专业名称：通信工程通信工程班班 级级：学号学号：西安邮电学院可编程逻辑实验报告西安邮电学院可编程逻辑实验报告实验名称 1. 用原理图输入法设计门电路一：实验目的一：实验目的通过一个简单的反相器的实现，初步了解 CPLD 开发的全过程。学会利用软件仿真和硬件实现对数字电路的逻辑功能进行验证和分析。二：实验所用仪表及主要器材二：实验所用仪表及主要器材MAX+plus 软件三：实验原理简述（原程序、真值表、原理图）三：实验原理简述（原程序、真值表、原理图）1、启动 MAX+plusII 软件2、创建一个新工程（
2、注意：两个反斜线前面的字符串为新工程的各级子目录，最后一个字符串为新工程的名称）3、原理图编辑器：单击图标或菜单“FileNew” ，文件类型选择“.gdf”4、编辑原理图：双击原理图编辑器上的空白区域，然后出现器件选择5、保存、编译原理图：保存在你建立的新工程中6、启动波形图编译器再单击图标或菜单“FileNew” ，选择波形7、设置、编辑波形图：单击菜单“NodeEnter Nodes from SNF” ，然后按“List”按钮，用鼠标选中要用到的节点和组，再单击“= ”按钮就导入数据。单击菜单“OptionsGrid Size” ，设置仿真单位长度，然后单击菜单“FileEnd Tim
3、e” ，设置结束时间。8、保存、仿真原理图：单击“Open SCF”按钮，出现波形图仿真结果1:与门系 别通信工程学 号03081384成 绩实验日期班 级通工 08011 姓 名王昭莹（24） 教师签字真值表：A B Y0 0 00 1 01 0 01 1 13:或门真值表：a b C0 0 00 1 11 0 11 1 04：或非门真值表：A B Y0 0 10 1 01 0 01 1 1四：实验测量记录（数据、仿真波形图及分析、原程序分析、硬件四：实验测量记录（数据、仿真波形图及分析、原程序分析、硬件测试实分析）测试实分析）1:与门3：或门4：或非门用与非门实现异或门的功能：（真值表）a
4、b00011110f0101图 1 异或门电路图图 2 异或门仿真图五：实验心得（实验中问题的解决方法等）五：实验心得（实验中问题的解决方法等）刚刚接触 MAXPLUS 2 软件，感觉很复杂繁琐。或许是因为事先没有很好的预习，整个过程有点吃力。最后在老师与同学的帮助与讨论下，还算成功完成了实验。以后应该多多的练习，应该会有进步，并且希望学会这个软件的使用会对我以后的学习有帮助。西安邮电学院可编程逻辑实验报告西安邮电学院可编程逻辑实验报告实验名称 2. 用文本输入法设计门电路一：实验目的一：实验目的 通过各种常见门电路的实现，进一步熟悉 CPLD 开发的全过程。 认识各种常见的门电路，并掌握它们
5、的逻辑功能。二：实验所用仪表及主要器材二：实验所用仪表及主要器材MAX+plus 软件三：实验原理简述（原程序、真值表、原理图）三：实验原理简述（原程序、真值表、原理图）常见逻辑门的认知：常见的逻辑门电路包括基本逻辑门电路（与门、或门、非门等）和常用的复合逻辑门电路（与非门、或非门、异或门等） 。要求：A设计：用 VHDL 编写两输入的与门、或门、与非门、或非门、异或门、同或门等电路的程序。B仿真：根据设计要求，编辑输入信号的所有状态的信号，并进行功能、时序仿真。a.a. 与门与门逻辑表达式：F1=aieee;UseUse ieee.std_logic_1164.all;ieee.std_lo
6、gic_1164.all;EntityEntity and2and2 isisPOrt(a,b:inPOrt(a,b:in std_logic;std_logic;f:outf:out std_logic);std_logic);End;End;ArchitectureArchitecture rel_1rel_1 ofof and2and2 isisBeginBeginfnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnq_sq_sq_sq_sq_sq_sq_sq
7、_sq_sq_sq_sq_sq_sq_sq_sq_sq_sq_sq_sq_sq_sq_sq_sq_sq_sq_sq_sq_sq_sq_sq_sq_sq_sq_sq_sq_sq_sq_sq_sq_sq_sq_sq_sq_sq_sq_s=“0000“;EndEnd Case;Case;EndEnd if;if;EndEnd if;if;EndEnd process;process;q=q= q_s;q_s;End;End;节日彩灯电路仿真图：节日彩灯电路仿真图：硬件下载实现彩灯设计：硬件下载实现彩灯设计：五：实验心得（实验中问题的解决方法等）五：实验心得（实验中问题的解决方法等）本次实验主要考察我
8、们对移位寄存器的设计，应充分的考虑左移还是右移的问题，否则结果跟预计的不会相同，本身对移位的理解更加清晰。同时，这次的仿真下载，让自己体会到了，用编程实现电路的优越性。西安邮电学院可编程逻辑实验报告西安邮电学院可编程逻辑实验报告实验名称 8.计数器器设计一：实验目的一：实验目的 掌握计数器电路设计的方法。二：实验所用仪表及主要器材二：实验所用仪表及主要器材MAX+plus 软件三：实验原理简述（原程序、真值表、原理图）三：实验原理简述（原程序、真值表、原理图）（1 1） 、设计一个同步带有进位输出端的二十四进制（、设计一个同步带有进位输出端的二十四进制（8421BCD8421BCD 码）计数器
9、，且能够自码）计数器，且能够自启动及具有进位输出端。方法按下列要求设计编程实现。启动及具有进位输出端。方法按下列要求设计编程实现。要求：1. 用原理图输入法，元件采用 74160 设计上述计数器，并硬件下载实现，结果用数码管显示；2. 用文本输入法即 VHDL 语言设计编程，并硬件下载实现，结果用数码管显示。S(t)N(t)y4n y3n y2n y1n y0ny4n+1 y3n+1 y2n+1 y1n+1 y0n+1cq000000000100000100010000010000110000110010000010000101000101001100001100011100011101000
10、00100001001001001010100010100101100101101100001100011010系 别通信工程学 号03081384成 绩实验日期班 级通工 08011 姓 名王昭莹（24） 教师签字0110101110001110011110011111000001000010001010001100100100101001101001110100010100101010101011011001011010111010111000001模为模为 2424 的计数器原理图：的计数器原理图：（2） 、用综合的方法设计一个计数器、用综合的方法设计一个计数器要求：用一片 74160
11、及将本实验的第 3.1（2）内容编程改为模值为十进制的计数器（并建立一个图形符号） ，完成一个模为四十八（十进制显示）的计数器。S(t)N(t)y3n y2n y1n y0ny3n+1 y2n+1 y1n+1 y0n+100000001000100100010001100110100010001010101011001100111011110001000100110010000当 y 完成一次计数，x 就计数一次。S(t)N(t)x3n x2n x1n x0ny3n y2n y1n y0nx3n+1 x2n+1 x1n+1 x0n+1y3n+1 y2n+1 y1n+1 y0n+10000000
12、000000001 00001001000100000001000000010001 00011001001000000010000000100001 00101001001100000011000000110001 00111001010000000100000001000001 0100011100000000模为模为 4848 的计数器原理图：的计数器原理图：四：实验测量记录（数据、仿真波形图及分析、原程序分析、硬件四：实验测量记录（数据、仿真波形图及分析、原程序分析、硬件测试实分析）测试实分析）1 1、 模为模为 2424 的计数器代码：的计数器代码：librarylibrary ie
13、ee;ieee;useuse ieee.std_logic_1164.all;ieee.std_logic_1164.all;useuse ieee.std_logic_unsigned.all;ieee.std_logic_unsigned.all;entityentity m24m24 isisport(j,rst,clk:port(j,rst,clk: inin std_logic;std_logic;y:y: outout std_logic_vector(4std_logic_vector(4 downtodownto 0);0);end;end;architecturearchit
14、ecture cccc ofof m24m24 isissignalsignal cq:std_logic_vector(4cq:std_logic_vector(4 downtodownto 0);0);beginbeginprocess(j,rst,clk)process(j,rst,clk)beginbeginifif rst=1rst=1 thenthen cq=“00000“;cq=“00000“;elsifelsif clkeventclkevent andand clk=1clk=1 thenthenif(j=1)thenif(j=1)thenif(cq=“10111“)then
15、if(cq=“10111“)then cq=cq+1;cq=cq+1;elseelse cq=“00000“;cq=“00000“;endend if;if;endend if;if;endend if;if;endend process;process;y=y= cq;cq;end;end;模为模为 2424 的计数器仿真图：的计数器仿真图：2 2、模为、模为 4848 的计数器代码：的计数器代码：librarylibrary ieee;ieee;useuse ieee.std_logic_1164.all;ieee.std_logic_1164.all;useuse ieee.std_logic_unsigned.all;ieee.std_logic_unsigned.all;entityentity m48m48 isisport(clk:port(clk: inin std_logic;std_logic;cr:cr: inin std_logic;std_l
