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1、小研高速电路板图中金属连线的寄生效应仿真方法及其分析小研高速电路板图中金属连线的寄生效应仿真方法及其分析本文由 zju_sning 贡献pdf 文档可能在 WAP 端浏览体验不佳。建议您优先选择 TXT，或下载源文件到本机查看。小研高速电路板图中金属连线的寄生效应仿真方法及其分析1 引言随着集成电路的工艺不断发展，MOSFET 的特征尺寸也不断的缩小.而集成度提高的同时使得芯片的功耗不断增大，随之而来的就是各种原本在大 尺寸电路中可以忽略不计寄生问题，在深亚微米级地电路中显得尤为重要，有时甚至会起决定性的作用，影响整个芯片的工作性能。本论题所探讨 的问题就是用比较简洁的版图后仿真方法来研究目前
2、由金属连线所导致的一系列问题，及其应对方案。 以目前集成电路芯片的发展趋势来看，低电压，多性能，低成本将变得越来越重要，而随之带来的各类附加影响也日益显现。然而随着芯片速度不 断的提升，在大尺寸芯片中原本在电路中几乎可以忽略不计的金属连接线，将在各个方面展现出其对电路的决定性影响。在文章1中考虑 了 0.18um 多层金属寄生特性讨论，文章2也对0.18um 工艺的金属连线延时进行讨论。而本文主要讨论的大尺寸，高精度工艺，更高速电路，所 以金属连线的长度一般都会在10000um 以上，时钟周期在 0.8ns 以下。不过像射频电路这样的高频电路不在讨论范围，而文章3给出了相应 得 RLC 连接线
3、模型。2 金属连线寄生效应的仿真实验为了系统了解金属连线在实际板图中的电性能，我们建立各种金属连线的模型，并且通过仿真工具对于板图进行带有寄生参数的后仿真。为了了解 各项参数改变的影响，我们采用改变金属连接线一个参数，并固定其他参数的形式来进行建模。2.1 金属线的寄生耦合因素 金属线的基本寄生参数是指金属线自身的电容和电阻，还有两根金属线之间的侧壁电容和对地电容。我们的讨论也将围绕这些耦合因素展开。2.2 所有模型的基本结构 为具体研究各类金属线寄生耦合效应，我们采取的基本模型是通过一个驱动去驱动一个有源负载，而我们所关心的金属连线则是连接在驱动和负载 之间。对于驱动被测的静止信号用 mux
4、 驱动，因为若直接用 pin 定义则是一个无限大的驱动，与实际不符。时钟则用反相器驱动，负载则用反相 器。同时我们需要在被观测金属连线周边安排干扰源，以寻求模型对干扰源的抗干扰程度。下图便是基本的电路模型图，为后文所提的 A 组模型， 为后文所提的 B 组模型。2.3 而对于所有的测试都有两种模式 A 组模型: 不动的信号线边上加载时钟干扰源 B 组模型: 时钟线边上加载时钟干扰源对于 A 组模型我们关注不动的信号在干扰源干扰下被形成耦合 电压幅度。对于 B 组我们关注时钟信号在被干扰后所产生的延时。 A 组模型: 不动的信号线边上加载时钟干扰源改变金属连线长度，即 L 变化。我们可以得到以下
5、: 从图中可以明显看出金属线的长度与其被干扰源带起的干扰幅度成正比，即线长越长，干扰越大。 另外改变金属连线宽度，即 W 变化。我们可以得到以。从图中可以明显看出金属线的宽度与其被干扰源带起的干扰幅度成小幅正比，干扰源对其 干扰效果并不如 L 变化时明显。 改变金属连线间的间距，即 S 变化。我们可以得到以下。从图中可以明显看出金属线的间距与其被干扰源带起的干扰幅度成反比，干扰源距测试 线越远，干扰效果就越小。改变驱动 MOS 大小，即 mos 管的 W/L 变化。我们可以得到以下。从图中可以明显看出金属线的驱动大小与其被干扰源带起的干扰幅度成反比，驱 动越大，干扰效果就越小。对于 L 变化的
6、模型，我们再作一组实验，在信号线边上加接地屏蔽。可得以下。 如图可知有无加屏蔽线对抗干绕效果明显。 B 组模型: 时钟线边上加载时钟干扰源改变金属连线长度，即 L 变化。我们可以得到以下。从图中可以明显看出金属线的长度与其被干扰源带起干 扰幅度成正比，即线长越长，干扰越大。 改变金属连线宽度，即 W 变化。我们可以得到以下。从图中可以明显看出金属线的宽度与其被干扰源带起的干扰幅度成小幅正比，干扰源对齐效 果并不如 L 变化时明显。 改变金属连线间的间距，即 S 变化。我们可以得到以下. 从图中可以明显看出金属线的间距与其被干扰源带起的干扰幅度成反比，干扰源距测试线 越远，干扰效果就越小。 改变
7、驱动 MOS 大小，即 mos 管的 W/L 变化。我们可以得到以下. 从图中可以明显看出金属线的驱动大小与其被干扰源带起的干扰幅度成反比，驱 动越大，干扰效果就越小。2.4 金属连线电性能的数学模型 以上我们都是基于仿真模型进行的具体电路分析，其结果直观，也很容易理解。而这里我们将对上述各个模型作一个综合的数学分析。从基本理论 上来看看到底金属连线的寄生效应如何来影响我们的电路。 首先，我们设定一些基本参数。设金属线的方块电阻为 R，金属线的线长为 L，线宽为 W，金属线厚度为 X , 导线距衬底的垂直高度为 H，被测金属 线 A 与相邻金属线 B 和 C 间距为 S，驱动 mos 反相器的
8、大小为 n(反相器的宽长比 w/l )。相邻金属线上的干扰信号为 0-3v 的 0.8ns 的方波。 有了以上这些参数，我们来计算模型 1 中的负载输入端的波形。首先我们计算在金属线 A 在长 L1 处所得到的电阻值：r=R*L1/L，而金属互连线的 电容公式可以由下面文章4中的计算近似公式给出：从中我们可以看出，金属互连线的电容主要分为金属线间电容和对地电容， wire C 表示两条 金属导线之间的侧壁耦合电容，可以表示为三个有理函数之和，这三个有理函数分别可以通过模拟三个通量成分后再经过最小二乘法拟合得到。文 章4里给出了具体的计算公式中右端第一项表征导线侧墙通量，其与导线的厚度 X 成线
9、性关系并且随着 H / S 减小而减小（即随着地通量的增 加） ，因为从侧墙产生的更多的通量被地吸收。第二项给出了导线的上表面对通量的贡献，其随着导线宽度 W 的增加或者随着导线之间的间距 S 的减小而增加，而且独立于地通量。第三项表示导线下表面通量，其与地通量成反比例。似地， gnd C 可以通过模拟 3 个通量成分表示为三个有理 函数之和，并且通过最小二乘法拟合得到。 (2)式右端第一项表示下面金属板到地面之间的通量，其简单地可表示为金属板到金属板间的电容。第二项和第三项分别表示导线上表面和导线侧 墙对通量的贡献。在这两项中，通量随着 s 的减小而减小，其原因是更多的耦合通量被相邻的电极
10、a M 和 c M 吸收。 由公式我们进一步分析在一个节点上的电容值， 在一般工艺限定的情况下中的参数金属线厚度 X 和金属距衬底的高度 H 是无法改变的，为了后面 的运算方便我们可以假定 H 为 2， X=1 。而线宽 W 和线间距 S 的变化范围则可以很大，但是当金属连线间距过大时，工艺上可能会填充辅助得金 属以保证工艺质量，文章5中就专门讨论了此问题，而当填充以后，金属的间距也就会变小。所以我们以普通的 90 纳米高速大尺寸电路工艺里信 号线 DRC 值取常用的 W 和 S 的值：20=W=2 ; 20=S=2 ,我们适当简化公式： 首先把重写如下：其中 B 代表一个不变的常量。在下式中
11、所有括号内幂函数的底都是小于 1 的值，在考虑前面对参数的设定，我们可以对下式有一 个值得预估: 从上面图表中可以清楚地看到当线间距固定时线宽与电容成正比增长的，而当线宽固定时电容 C 会随着线间距的变大而变小，但是变小的幅度很不 明显，这时因为这个公式中H=2 时，金属连接线对地的电容在总电容中占有很高的比例。不过如果在一些比较复杂的工艺里面，金属线与衬底的间 距可能远大于2，这时我们改变 H 的值，取 H=10 我们可得如下。由图中我们也可以清晰地看到 C 的值和 S 的值成指数形式下降，由此可见加大线 间距对减小线电容耦合有多么重要。 若两个时钟信号如果是正好同相位偶合，那么两个时钟可以
12、在互扰带动下，产生叠加效应，可以快速达到波峰波谷，则不会对延时有太大影响。但 若两个时钟的相位有所错位，甚至正好相反，则互扰就会起到阻止对方时钟到达峰值的作用。而在公式（5）中所表示的电容一般是认为金属线自 带的电容，也就是对地电容和金属线间的侧壁电容，而当两相邻金属线有电压差时，就会有个附加的 C QV = ，而 Q 是负值。所以对于低电压的 信号线来说，电压差越大，附加的电容也就越大，延时也就会越大。所以对于情况 2 中。两个不同相位的时钟信号并行，轻则使时钟信号变缓，延时变大；重则破坏时钟波形，使时钟完全不可用。由于干扰的媒介依然是通过电容产生耦合电压，所以同样可以得出结论，延时正比于电
13、容线长反 比于间距和驱动尺寸。2.5 金属连线的寄生效应所导致的电路失效 在前面的图表中，我所采用的电源电压为 1.8v，可以看到数种情况下的耦合电压最差值都到达了 400mv 以上，如果这几种情况同时存在：驱动 小，信号线长且没有做屏蔽耦合，另外在此信号线边上走一根频率很高的时钟信号，要是还有瞬态的电源电压波动的情况。那么这根信号线很有可 能会在某一时段被耦合上一个高幅值得耦合电压，而当这个噪声幅值超过 900mv 时。就会导致芯片功能出错。例如下中 CLK 是一个快速时钟信 号，DATA 则是需要被传输的数据信号，当他们同时被送到两组不同要求的锁存器，由于 CLK 和 DAT 一起走了很远
14、的路且并行而来，这时 DATA 就 可能被 CLK 时钟耦合进而带入错误数据的风险。2.6 解决金属连线的寄生效应的方法 解决寄生效应的方法有很多种。主要有:1 对于很长走线的信号在不影响速度的情况下，可以采取分级驱动。2 在功耗允许的情况下加大对长走线的 驱动能力。3 在面积允许的情况下加大走线与周边金属线的线间距，或是插入接地的屏蔽金属线。4 避免时钟信号与其它信号同路并行，尤其是反 向的时钟信号并行走线，如有必要，一定要以接地金属线加以屏蔽。3 文章小结本文利用 layout 后仿真的方法在实际电路中作了金属连接线寄生参数的分析，通过这种简单明了的仿真，不但可以十分直观的看到金属连接线的
15、 寄生效应，而且可以直接从仿真的结果中得出寄生效应对电路性能影响的大小。而这些延时和耦合电压的大小可以在作同类工艺的芯片时，不论是 在版图设计还是电路设计时作为重要的参考依据。这种方法也可以用于制定一些再作芯片设计时的专属 DRC, 从而可以进一步保证芯片的工作性 能。 在职硕士论文参考文献 1 Jacques CLUZELJ, ean-Pierre SCHOELLKOPF，HervC JAOUEN*.Benoit and et al, “New interconnectcapacitance characterization method for multilevel metal CMOS
16、processes”, 1999 IEEE 2 Shien-Yang Wu, Boon-Khim Liew, K.L. Young, C.H. Yu, and et al “Analysis of Interconnect Delay for0.18pm Technology and Beyond” 1999 IEEE 3 Andrew B. Kahng and Sudhakar Muddu “An Analytical Delay Model for RLC Interconnects” IEEETRANSACTIONS ON COMPUTER-AIDED DESIGN OF INTEGRATED CIRCUITS AND SYSTEMS,VOL. 16, NO. 12, DECEMBER 1997 4 Shyh-Chyi Wong, Gwo-Yann Lee, and Dye-Jyun Ma “Modeling of Interconnect Capacitance, Delay, andCrosstalk in VLSI” IE
