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1、实验八实验八 帧同步信号恢复实验帧同步信号恢复实验一、实验目的一、实验目的1. 掌握巴克码识别原理。2. 掌握同步保护原理。3. 掌握假同步、漏同步、捕捉态、维持态概念。二、实验内容二、实验内容1. 观察帧同步码无错误时帧同步器的维持态。2. 观察帧同步码有一位错误时帧同步器的维持态和捕捉态。3. 观察同步器的假同步现象和同步保护作用。三、基本原理三、基本原理 （A A）原理说明）原理说明一、帧同步码插入方式及码型1集中插入（连贯插入）在一帧开始的 n 位集中插入 n 比特帧同步码，PDH 中的 A 律 PCM 基群、 二次群、三次、四次群， 律 PCM 二次群、三次群、四次群以及 SDH 中
2、各个等 级的同步传输模块都采用集中插入式。2分散插入式（间隔插入式）n 比特帧同步码分散地插入到 n 帧内，每帧插入 1 比持， 律 PCM 基群及 M 系统采用分散插入式。分散插入式无国际标准，集中插入式有国际标准。帧同步码出现的周期为帧周期的整数信，即在每 N 帧（N1）的相同位置 插入帧同步码。3帧同步码码型选择原则（1）假同步概率小（2）有尖锐的自相关特性，以减小漏同步概率如 A 律 PCM 基群的帧同步码为 001101，设“1”对应正电平 1， “0”码对 应负电平-1，则此帧同步码的自相关特性如下图所示012 3456-6 -5 -4-3-2-1-1-1-1-1-5-5-5-53
3、333j7R(j)二、帧同步码识别 介绍常用的集中插入帧同步码的识别方法。设帧同码为 0011011，当帧同步 码全部进入移位寄存器时它的 7 个 输出端全为高电平，相加器 3 个输 出端全为高电平，表示 ui=1+2+4=7。门限 L 由 3 个输入电 平决定，它们的权值分别为 1，2，4。比较器的功能为据此可得以下波形： LuLuu ii o,0, 1三、识别器性能设误码率为 Pe，n 帧码位，L=n-m， （即允许帧同步码错 m 位） ，求漏识别 概率 P1和假识别概率 P2以及同步识别时间 ts。1漏识别概率正确识别概率为，故 m n eenPPC0)1 (，m=0 时 m n eep
4、PnP01)1 (1 enPP 1门限 L 越低，Pe越小，则漏识别概率越小。2假识别概率n 位信码产生一个假识别信号的概率为nmnnPmCP2022 02时门限越高，帧码位数越多，则假识别概率越小。3同步识别时间 tsP1=P2=0 时，ts=NTs，N 为一个同步帧中码元位数，Ts为码元宽度一个同步帧中产生一个假识别信号概率为，故当22)(NPPnNP10、P20 时ssNTNPPt)1 (21 分散插入帧同步码的同步识别时间为比较器相加器门限L4 2 1124u0ui移位寄存器PCM 码流QQQQQQ Qx0011011 数据码 x0011011 数据码ttPCM 码流u0此脉冲对齐第一
5、位数据ssTNt2可见集中插入式同步识别时间远小于分散插入式的同步识别时间。四、同步保护无同步保护时，同步系统的漏同步概率 PL等于识别器漏识别概率 P1，假同 步概率 Pj等于识别器的假识别概率平 P2。由上述分析可见。当信道误码率一定 时，增大帧码长度、降低门限可减少漏同步概率，同时使假同步概率也足够低， 但帧码太长，将降低有效信息的传输速度，是不允许的。这一矛盾可用同步保 护电路解决。1后方保护当帧同步系统处于捕捉态时，连续个同步帧时间内识别器有输出时，同 步系统进入同步状态，输出帧同步信号。此措施可减小假同步概率。也可以在采取此措施的同时提高门限电平以进一步减小假同步概率。2前方保护当
6、帧同步系统处于同步态时，连续 个同步帧时间内识别器检测不到帧同 步码，则系统回到捕捉态。此措施可以减小漏同步（假失步）概率。也可以在采取此措施的同时降低 限电平，以进一步减小漏同步概率。 3同步性能 设门限等于帧码码元数 n，同步帧长为 N 比持，同步周期为 TF秒，则n jeLNPnPP2)(同步建立时间 Fe npTnPNt2)1 ( 2)1 (1 1（B B）电路原理）电路原理在时分复用通信系统中，为了正确地传输信息，必须在信息码流中插入一定数 量的帧同步码，可以集中插入、也可以分散插入。本实验系统中帧同步码为 7 位巴克码，集中插入到每帧的第 2 至第 8 个码元位置上。 帧同步模块的
7、原理框图及电原理图分别如图 8-1、图 8-2 所示。本模块有以下测试点及输入输出点： NRZ-IN数字基带信号输入点 BS-IN位同步信号输入点 GAL巴克码识别器输出信号测试点 2424 分频器输出信号测试点 TH判决门限电平测试点 FS-OUT帧同步信号输出点/测试点图 8-1 中各单元与图 8-2 中元器件的对应关系如下： 24 分频器 计数器； 移位寄存器四位移位寄存器 相加器 可编程逻辑器件 判决器可编程逻辑器件 单稳单稳态触发器 与门 1与门 与门 2与门 与门 3与门 与门 4与门 或门或门 3 分频器计数器 触发器JK 触发器24单稳与门 3与 门 4移 位 寄存器相 加 器
8、判 决 器S 触 Q发R 器 Q与 门 1与 门 23或 门THBS-INFS-OUTS-IN置零VCGAL24图 8-1 帧同步模块原理框图从总体上看，本模块可分为巴克码识别器及同步保护两部分。巴克码识别 器包括移位寄存器、相加器和判决器，图 8-1 中的其余部分完成同步保护功能。移位寄存器由两片 74175 组成，移位时钟信号是位同步信号。当 7 位巴克 码 全部进入移位寄存器时，UFS4 的 Q1、Q2、Q3、Q4及 UFS5 的 Q2、Q3、Q4都为 1， 它们输入到相加器 UFS6 的数据输入端 D0D6，UFS6 的输出端 Y0、Y1、Y2都为 1，表示输入端为 7 个 1。若 Y
9、2Y1Y0=100 时，表示输入端有 4 个 1，依此类推，Y2Y1Y0的不同状态表示了 UFS6 输入端为 1 的个数。判决器 UFS6 有 6 个输入端。 IN2、IN1、IN0分别与 UFS6 的 Y2、Y1、Y0相连，L2、L1、L0与判决门限控制电压 相连，L2、L1已设置为 1，而 L0由同步保护部分控制，可能为 1 也可能为 0。在 帧同步模块电路中有发光二极管指示灯 P3 与判决门限控制电压相对应，即与 L0对应，灯亮对应 1，灯熄对应 0。判决电平测试点 TH 就是 L0信号，它与指示 灯 P3 状态相对应。当 L2L1L0=111 时门限为 7，灯亮，TH 为高电平；当 L
10、2L1L0=110 时门限为 6，P3 熄，TH 为低电平。当 U52 输入端为 1 的个数（即 UFS6 的 IN2IN1IN0） 大于或等于判决门限于 L2L1L0，识别器就会输出一个脉冲信 号。 当基带信号里的帧同步码无错误时（七位全对） ，把位同步信号和数字基带 信号输入给移位寄存器，识别器就会有帧同步识别信号 GAL 输出，各种信号波 形及时序关系如图 8-3 所示，GAL 信号的上升沿与最后一位帧同步码的结束时 刻对齐。图中还给出了24 信号及帧同步器最终输出的帧同步信号 FS- OUT，FS-OUT 的上升沿稍迟后于 GAL 的上升沿。S-INGAL24FS-OUT图 8-3 帧
11、同步器信号波形24 信号是将位同步信号进行 24 分频得到的，其周期与帧同步信号的周 期相同（因为一帧 24 位是确定的） ，但其相位不一定符合要求。当识别器输出 一个 GAL 脉冲信号时（即捕获到一组正确的帧同步码） ，在 GAL 信号和同步保护 器的作用下，24 电路置零，从而使输出的24 信号下降沿与 GAL 信号的上升 沿对齐。24 信号再送给后级的单稳电路，单稳设置为下降沿触发，其输出信 号的上升沿比24 信号的下降沿稍有延迟。同步器最终输出的帧同步信号 FS-OUT 是由同步保护器中的与门 3 对单稳输 出的信号及状态触发器的 Q 端输出信号进行“与”运算得到的。电路中同步保护器的
12、作用是减小假同步和漏同步。当无基带信号输入（或虽有基带信号输入但相加器输出低于门限值）时， 识别器没有输出（即输出为 0） ，与门 1 关闭、与门 2 打开，单稳输出信号通过 与门 2 后输入到3 电路，3 电路的输出信号使状态触发器置“0” ，从而关闭 与门 3，同步器无输出信号，此时 Q 的高电平把判决器的门限置为 7（P3 灯亮） 、 且关闭或门、打开与门 1，同步器处于捕捉态。只要识别器输出一个 GAL 信号 （因为判决门限比较高，这个 GAL 信号是正确的帧同步信号的概率很高） ，与门4 就可以输出一个置零脉冲使24 分频器置零，24 分频器输出与 GAL 信号同 频同相的的周期信号
13、（见图 8-3） 。识别器输出的 GAL 脉冲信号通过与门 1 后使 状态触发器置“1” ，从而打开与门 3，输出帧同步信号 FS-OUT，同时使判决器 门限降为 6（P3 灯熄） 、打开或门、同步器进入维持状态。在维持状态下，因为 判决门限较低，故识别器的漏识别概率减小，假识别概率增加。但假识别信号 与单稳输出信号不同步，故与门 1、与门 4 不输出假识别信号，从而使假识别 信号不影响24 电路的工作状态，与门 3 输出的仍是正确的帧同步信号。实验 中可根据判决门限指示灯 P3 判断同步器处于何种状态，P3 亮为捕捉态，P3 熄 为同步态。 在维持状态下，识别器也可能出现漏识别。但由于漏识别
14、概率比较小，连 续几帧出现漏识别的概率更小。只要识别器不连续出现三次漏识别，则3 电 路不输出脉冲信号，维持状态保持不变。若识别器连续出现三次漏识别，则3 电 路输出一个脉冲信号，使维持状态变为捕捉态，重新捕捉帧同步码。不难看出，若识别器第一次输出的脉冲信号为假识别信号（即首次捕获到 的是信息数据中与帧同步码完全相同的码元序列） ，则系统将进入错误的同步维 持状态，由于本实验系统是连续传输以一帧为周期的周期信号，所以此状态将 维持下去，但在实际的信息传输中不会连续传送这种周期信号，因此连续几帧图 8-2 帧同步模块电路图都输出假识别信号的概率极小，所以这种错误的同步维持状态存在的时间是短 暂的
15、。当然，同步保护器中的3 电路的分频比也可以设置为其它值，此值越大， 在维持状态下允许的识别器的漏识别概率也越大。 在维持态下对同步信号的保护措施称为前方保护，在捕捉态下的同步保护 措施称为后方保护。本同步器中捕捉态下的高门限属于后方保护措施之一，它 可以减少假同步概率，当然还可以采取其它电路措施进行后方保护。低门限及 3 电路属于前方保护，它可以保护已建立起来的帧同步信号，避免识别器偶 尔出现的漏识别造成帧同步器丢失帧同步信号即减少漏同步概率。同步器中的 其它保护电路用来减少维持态下的假同步概率。四、实验步骤四、实验步骤1、熟悉数字信源模块和帧同步模块，用实验导线连接数字信号源和帧同步 的
16、NRZ-OUT 和 NRZ-IN、BS-OUT 和 BS-IN，打开交流电源开关和各使用模块电源 开关。2、观察同步器的维持态（同步态）将数字信源模块的 KS1（左边的 8 位微动开关）置于111 0010 状态 (1110010 为帧同步码，是无定义位，可任意置“1”或置“0”)，KS2、KS3 置于任意状态（但不要出现与 1110010 相同或只差一位的码序列） ，示波器 CH1 接 NRZ-OUT，CH2 分别接 GAL（FS-OUT 下方第一个测试点） 、24（FS-OUT 下方 第二个测试点） 、TH（发光二极管左边）及 FS-OUT，观察并纪录上述信号波形 （注意：TH 为 0 电平，帧同步模块的指示灯熄） 。使信源帧同步码（注意是 KS1 的第 2 位到第 8 位）中错一位，重新作上述观察，此时 G
