电机转速检测仪的设计制作

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1、1电机转速检测仪（数字频率计）的设计制作电机转速检测仪（数字频率计）的设计制作指导老师： 学生： 一 设计任务和要求 各种电机在工业得到广泛应用，为了能方便的对电机进行控制、监视、调速，有必要对电 机的转速进行测量，从而提高自动化程度。同时电路能扩展其应用功能，具有测量频率的功能， 因此对电路提出以下基本要求：1对电机转速进行测量，并数字显示，采样单位为每秒几转。2电机转速一般每秒不超过 100 转，采用 2 位十进制已经足够（既 2 个数码管） ，但是考虑到此 电路有其他用途，所以仍采用四位数码管，最大可以计数 4 位十进制，同时可以升级为频率计 使用。3转速测量误差每秒不超过一圈，内部时钟

2、稳定度每天不超一秒。4电路原理要求简单，便于制作调试，元件成本低廉易购。二总体方案设计1设计思路（1）利用光电开关管做电机转速的信号拾取元件，在电机的转轴上安装一圆盘，在圆盘上挖一小洞， 小洞上下分别对应着光发射和光接受开关，圆盘转动一圈既光电管导通一次，利用此信号做 为脉冲计数所需。（2）计数脉冲通过计数电路进行有效的计数，按照设计要求每一秒种都必须对计数器清零一次，因 为电路实行秒更新，所以计数器到译码电路之间有锁存电路，在计数器进行计数的过程中对上 一次的数据进行锁存显示，这样做不仅解决了数码显示的逻辑混乱，而且避免了数码显示的闪 烁问题。（3）对于脉冲记数，有测周和测频的方式。测周电路

3、的测量精度主要受电路系统的脉冲产生电路的影 响，对于低频率信号，其精度较高。测频电路其对于正负一的信号差比较敏感，对于低频率信号 的测量误差较大，但是本电路仍然采用测频方式，原因是本电路对于马达电机转速精度要求较低 ，本电路还有升级为频率计使用，而测频方式对高频的精度还是很高的。 （4）显示电路采用静态显示方法，由于静态显示易于制作和调试，原理也较简单，所需元易于购买。 （5）电路时钟是整个电路的关键，他是整个电路有效工作的核心，负责电路的锁存和清零。其基本 思路是：产生频率一秒是时钟，当秒时钟到来时，既上升沿到来时，对锁存电路进行锁存，锁 存以后才能对计数器进行清零，锁存和清零间隔要充分小，

4、否则就影响电路的计数准确度。鉴 于此，对锁存集成必须采用边沿触发形式的集成，并且计数器应该与锁存同步工作，既都在秒 时钟的上升沿触发工作。 另外大多的译码器都带有锁存功能，但是他的锁存方式基本上都是电平触发，若设计成电平触 发的话，势必会增加电路的复杂度，还不如直接采用边沿琐存的单集成，所以不使用译码器中 的锁存电路。 时钟实现方法很多，本电路采用晶振电路，已求得高精度的时钟需求。22原理框图 如图下。图 1三设计，原理分析 1信号拾取与整形 信号拾取基本原理图如下：12A40106R2 4K7R1 1KVCC电路核心由一个光电开关管组成，平时电机转轮静止，发光二极管所发出的光轮子挡住，所以接

5、收 管处于截止状态，1 端为高电平。当电机转动一圈，会使接收管导通一次，1 端输出一个低电平， 1 端波形为：在实际电机工作状态中，会受到各方面的干扰，波形会存在许多杂波成分，需要对波形进行处理，处 理成符合记计数器所需要的矩型波。 波形处理电路有一个施密特触发器组成，如上图。当输入电压逐步升高时，致使 VI施密特上 VT+，内部触发器发生翻转。当 VI 逐步下降时，致使 VIVT- 。所以只要 VIVT+电路就稳定在高电平，这样就有效的防止了杂 波的干扰，并使输出得到矩形脉冲，符合了下级计数的需求。典型的施密特其工作波形如下：整形 电路计数 器锁存 器译码 器显示 电路时钟 电路单稳 态3本

6、施密特触发器选用 40106，管脚如下，可以看出内部含有六路同样的施密特触发器， 我们只使用其中一组，2计数电路 本电路采用四个同步计数器接成串行工作方式，查数字电路产品资料后，准备采用 CD4518，管 脚如下图，该 IC 是一种同步加数器，在一个封装中含有两个可互换二/十进制计数器，其功能引 脚分别是和。该计数器是单路系列脉冲输入（1 或 2 脚；9 或 10 脚） ，4 路 BCD 码输出（36 脚； 1114 脚） 。其工作波形如下：从 4518 应用手册给出的真值表看出，CD4518 有两个时钟输入端 CP 和 EN（ENABLE A 或 B） ， 若用时钟上升沿触发，信号从 CP

7、端输入，此时 EN 端接高电平“1” ，若用时钟下降沿触发，信 号从 EN 端输入，此时 CP 端应接低电平“0” ，不仅如此，清零端（RESET）也应该保持低电平“0” ， 只有满足了这些条件，电路才会处于计数状态。CD4518 管脚输入输出波形CD4518 真值表4我们还从真值表里可以得出，利用 EN 端下降沿触发的特点组成 N 位十进制计数器。从波形分析，当 输入端的计数脉冲到第 10 个时，电路自动复位 0000 状态，因为 4518 没有进位功能的引脚，所以应 该充分利用第 6 或 14 脚输出脉冲的下降沿，利用该脉冲和 EN 端相连，就可以实现电路进位的功能， 根据分析结果，电路设

8、计如下：CLK9 EN10R15Q011 Q112 Q213 Q3142B4518CLK1 EN2R7Q03 Q14Q25 Q362A4518CLK9EN10R15Q011Q112Q213 Q3141B4518CLK1 EN2R7Q03 Q14Q25 Q361A4518vccreset另外从 4518 波形参数表可查其 RESET 端所需的清零电平宽度在 VDD=5V 时应该大于 250ns， 既清零信号宽度应至少大于 250ns 才能有效的将计数器清零，从测量的准确度要求来看，250ns 周期 的频率 f=1/=1/250=4M，远远大于我们所测量的频率最高值 10KH，所以我们至少可以将其

9、运用与小 于 M 级别频率的测量。现在可以得出结果清零信号宽度应大于 250ns，以此做为时钟设计电路的参考 数据。3锁存电路 锁存集成有电平和边沿触发之分，设计时要充分考虑进去，内部构造大都采用 D 触发器形式， 使用电平或者脉冲方式来触发。而从前面的分析看，本次设计的锁存电路必须采用边沿触发方式的 集成电路来实现，因为假如采用电平方式的话，那么在秒脉冲的正半周（既高电平）会使锁存器一直处 于导通状态，不能正常显示测量值。因此采用边沿触发就可以在极短的时间内将所需要的数据进行传送， 而在其它时间内处于封闭状态。 查阅数据集成资料并，发现 8D 锁存器 74LS324 正适合要求，这款集成多在

10、计算机电路中运用，而且 容易购买，此集成为 20 脚封装，内部有 8 个 D 锁存器，采用两个这样的集成便可以实现 4 位 10 进制 的的数据传输，它以上升沿作为 CP 端（即 CLK）的有效触发，将 8 个 D 输入同时打到输出 Q 端，在输 出端加有三态驱动，其内部其管脚排列如下右图，内部构造（单个 D 触发器）如下右图计数脉冲5从此集成参数和真值表（如下） ，在其（1）脚使能端加上低电平才能有效得使输出端得到所需的数据， 其他状态不传送数据，也可从上图分析此（1）脚是控制三态门的，相当于电路的通断开关，只有接 低电平，电路才能正常工作。 左图可知在满足了 OE 端低电平的条件下，只有

11、在 CP 端的上沿到来时间才能使 Q 端有效翻转， 达到我们预期设计所需要的边沿触发的要求。但从时钟的角度出发，对 374 的边沿特性仍然有要求，因为电路要求对锁存器进行锁存以后才能将计 数器清零，否则在锁存未稳定前就将计数器清零势必造成显示的错误。我们从 374 应用手册中给出的 数据中可知，在 cp 端的上升沿到来时，从 Q 端输出延时有 1528ns，数据和波形分别如下：时隙极限(ns)测试环境 minmaxTplh Tphl15 1928 28CL=45pf RL=667因此从 CP 端的上沿到达时既超过 1 .3V 电压时，可以使 Q 端翻转，而且能够在至少在 28ns 以内完成 触

12、发器翻转的任务，只要在此时间内计数器不清零就可以使电路正常工作，时钟设计时就可以此为依 据。 4译码显示电路 市场上比较多见数码显示器件是 LED 数码管，它有亮度高、售价低等特点，非常适合本电路制作。 数码管的外形尺寸和内部构造如图所示，主要参数如下：1.6V4.2V；功耗400mW，工作电流10mA；分共阳共阴两种极性，本电路选用 共阴。其引脚按顶视图的（1）脚开始，顺时针读数， （3）脚和（8）脚为公共脚，其中（5）脚为小a b c d e f g dp电源负端6数点，本电路不做连接。 引脚分别如下：数码管与配套的驱动集成器件一起工作，通常称为段译码器。查阅译码集成，发现有很多 都能与管

13、很好的协调工作，最后确定为 CD4543，它是一种中功率器件，在额定 5V 电压下输出 4.5V 的最大电压，输出电流达 1mA 左右，本电路总共需要 4 块 CD4543。管脚排列如下：集成从（2）（5）脚依次输入二进制 BCD 码的高位到低位， （9）脚15 脚输出点燃数码管所需要的二 进制电压，(1)端为琐存控制， （7）端位消隐端， （6）端为 L6CD 用。同时，从原先的设计思路出发， （1）脚锁存端不使用，再结合其真值表， （1）脚需接高电平，而（6） 、 （7）均需接底电平，满足此 要求才能正常工作。 译玛器和数码管工作的方式一般有动态扫描和静态驱动两种，前着电路工作原理较为复杂

14、，数 码管处于连续依次被点燃状态，利用人眼视觉惰性产生数字显示静态的效果，通常只用两块集成就 可以完成译码和显示的工作。而静态工作状态中，数码管持续点燃，在特定时间的更新显示，所以 显示无视觉闪烁，而且电路调试简单，本电路考虑到前级 74LS324 已经锁定数据，因此配合静态工 作能很好完成显示的工作，所以本电路选用静态连接。 根据管脚分布和译码参数及管脚分布，电路设计如下：1 2 3 4 510 9 8 7 6 E D C dpG F A B7abfcgdeDPYLEDgn7 6 4 2 1 9 10a b c d e f gabfcgdeDPYLEDgn7 6 4 2 1 9 10a b

15、c d e f gabfcgdeDPYLEDgn7 6 4 2 1 9 10a b c d e f gA5 B3 C2D4LD1 PH6BI7a9 b10 c11d12e13 f15 g14 4543abfcgdeDPYLEDgn7 6 4 2 1 9 10a b c d e f gDS? DPY_7-SEGA5B3 C2D4LD1 PH6BI7a9b10 c11d12e13 f15 g14 4543A5 B3C2D4LD1PH6 BI7a9 b10c11d12e13f15g14 4543A5B3C2 D4LD1PH6BI7a9b10c11 d12 e13f15g14 4543VCC5时钟电路

16、及波形设计 根据以上各电路功能模块的需求，时钟电路总共需要产生两路输出信号，一路是频率为 1 秒的标准矩 形脉冲，利用其上沿对锁存器进行锁存，另一路是计数器的清零脉冲，要求脉冲宽度250ns 才可以 有效得将计数器清零，频率仍然是 1 秒。而且在锁存以后才可以对计数器进行清零，考虑到锁存在 25ns 之内完成工作，所以只要电路调试得当，无须再加延时电路，而且从上面设计的方框图可知，矩 形脉冲经过一个单稳态电路以后才产生清零脉冲，单稳态集成也存在不可人为的延时存在，所以电路 可以正常工作。 各部分设计如下： 1）时钟产生电路 时钟产生方式很多，可以由各种门电路，环谐振电路，也可以由触发器、555 集成构成，8，谐振可