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1、I山东理工大学毕业设计（论文）毕业设计（论文）题题 目：目：基于基于 VHDLVHDL 的水表抄表器的水表抄表器 的逻辑设计及仿真的逻辑设计及仿真学 院： 电气与电子工程学院专 业： 电子信息工程 学生姓名： 郑 艳 丽 指导教师： 王 艳 萍 毕业设计（论文）时间：二 八年二月二十五日 六月 二十 日 共十七 周中文摘要I摘 要 自动抄水表系统就是利用当代微机技术，数字通讯技术与水表计量技术完满结合，集计数、数据采集、处理于一体，将城市居民用水信息加以综合处理的系统。因此，设计抄表器变得越来越重要。本课题以 Altera 公司的 FLEXIOK系列产品为载体，在 MAX+PLUSII 开发环
2、境下采用 VHDL 语言，设计并实现了水表抄表器。设计采用 VHDL 的结构描述风格依据功能将系统分为四个模块，控制模块、计数模块、存储模块和显示模块每个底层模块采用 RTL(Registers Transfer Language)级描述，整体生成采用 MAX+PLUSII 的图形输入法。通过波形仿真、下载芯片的测试，完成了抄表器的功能。关键词关键词:VHDL；FPGA；MAX 十 PLUS；水表抄表器英文摘要IIABSTRACTAutomatic water reading system is the combination technique of computer, digit comm
3、unication and water meter measurement. It has the function of measurement, data collection and treatment. It can deal with the city dweller water information. Designing works is becoming more and more important. Based on the series products of FLEXIOK developed by Altera Company, the projected desig
4、n and complete system of the reading instrument of water meter with VHDL language under the MAX+PLUSI1. The style of construction of VHDL language is adopted in the design. According to the function the system is separated into four modules, the control module, the counter module, the memory module
5、and the display module .Each bottom module is described by RTL (Register Transfer Language) and whole module is completed by the graphic input method of MAX+PLUS. The function of system is realized through emulating the key waves and testing a chip. Key Words: VHDL; FPGA; MAX+PLUSII; the reading ins
6、trument of water mete目录III目录目录摘 要.I目录.III第一章 绪论.11.1 EDA 概述.11.1.1 EDA 简介.11.1.2 FPGA/CPLD 简介 .11.1.3 MAX+PLUSII 简介.21.2 水表抄表器的发展现状及前景.21.3 本设计的主要内容.4第二章 水表抄表器的系统设计.52.1 水表抄表器的设计方案比较.52.2 水表抄表器的系统设计.72.3 抄表系统基本工作原理.9第三章 水表抄表器程序的模块化处理.113.1 控制模块.113.1.1 模块输入、输出.113.1.2 模块流程.123.1.3 控制模块 VHDL 设计.133.2 计数模块.163.2.1 模块输入、输出.163.2.2 模块流程.173.2.3 计数模块 VHDL 设计.173.3 存储模块.193.3.1 模块输入、输出.203.3.2 模块流程.203.3.3 存储模块 VHDL 设计.233.4 显示模块.273.4.1 模块输入、输出.273.4.2 模块流程.27目录IV3.4.3 显示模块的 VHDL 设计.293.5 整体模块.323.5.1 抄表器的输入、输出.323.5.2 系统流程.333.5.3 系统整体 VHDL 程序.
