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1、EDAEDA课程设计课程设计题目题目 4位加法器设计位加法器设计 学号学号 200880874218200880874218 姓名姓名 韩韩 帅帅 班级班级 自自 动动 082082 指导老师指导老师 韩晓燕韩晓燕 20112011 年年 3 3 月月 7 7 日日20112011 年年 3 3 月月 1111 日日摘要摘要EDA 课程设计 （注：EDA 即电子设计自动化，Electronics Design Automation）是继模拟电子技术基础、 数字电子技术基础 、 电子技术基础实验课程后，电气类、自控类和机械工程类等专业学生在电子技术实验技能方面综合性质的实验训练课程，是电子技术基
2、础的一个部分，其目的和任务是通过一周的时间，让学生掌握 EDA 的基本方法，熟悉一种 EDA 软件（MAXPLUS2） ，并能利用 EDA 软件设计一个电子技术综合问题，并在实验板上成功下载，为以后进行工程实际问题的研究打下设计基础。一一 、概述、概述EDA 课程设计中应用了模拟电子技术基础 、 数字电子技术基础中的基础知识和基本理论，并且利用了电子技术基础实验中的基本实验方法，在时间上的安排上应该在这些课程之后。EDA 课程设计的后续课程是微机原理等其它专业课程， EDA 课程设计中对学生综合设计能力的培养将为这些后续课程的学习打下良好基础。1.1 目的与要求 目的：本实验课程的目的，旨在通
3、过上机实验，使学生加深理解 EDA 技术的基本方法，帮助和培养学生建立利用原理图和硬件描述语言进行电路设计的基本方法和利用EDA 工具软件（Quartus7.2）设计简单数字电子系统的能力，为以后从事有关数字电子系统方面的设计和研究开发工作打下基础。 要求：1、通过课程设计使学生能熟练掌握一种 EDA 软件（Quartus7.2）的使用方法，能熟练进行设计输入、编译、管脚分配、下载等过程。2、通过课程设计使学生能利用 EDA 软件（Quartus7.2）进行至少一个电子技术综合问题的设计（内容可由老师指定或自由选择） ，设计输入可采用图形输入法或 VHDL 硬件描述语言输入法。3、通过课程设计
4、使学生初步具有分析、寻找和排除电子电路中常见故障的能力。4、通过课程设计使学生能独立写出严谨的、有理论根据的、实事求是的、文理通顺的字迹端正的课程设计报告。1.2、主要设备及器材配置、主要设备及器材配置1、PC 机2、Quartus II 7.2 软件二、实习内容二、实习内容1、以 Altera 公司的 Quartus II 7.2 为工具软件，采用原理图输入法设计半加器 h_adder，生成元件符号，并仿真验证设计结果。2、以 Altera 公司的 Quartus II 7.2 为工具软件，采用层次化原理图输入法设计 1 位全加器 f_adder，生成元件符号，并仿真验证设计结果。在此基础上
5、设计 4 位加法器。三、实验原理和步骤三、实验原理和步骤半加器设计1、元件选择在 Quartus II 7.2 工具软件的元件库中已经有与门、或门、与非门和异或门等元件，在设计中可直接调用这些元件，实现电路设计。图 1 半加器原理图在元件选择对话框的符号库“Symbol Libraries”栏目中，用鼠标双击基本元件库文件夹“d:maxplus2max2libprim”后，在符号文件“Symbol Files”栏目中列出了该库的基本元件的元件名，例如and2(二输入端的与门)、xor(异或门)、VCC(电源)、input(输入)和 output(输出)等。在元件选择对话框的符号名“Symbol
6、 Name”栏目内直接输入 xor，或者在“Symbol Files”栏目中，用鼠标双击“xor”元件名，即可得到异或门的元件符号。用上述同样的方法也可以得到其他元件符号。2、编辑半加器的原理图半加器逻辑电路图如图 1 所示，它由 1 个异或门和 1个与门构成，a、b 是输入端，SO 是和输出端，CO 是向高位的进位输出端。在元件选择对话框的符号名“Symbol Name”栏目内直接输入 xor，或者在“Symbol Files”栏目中，用鼠标双击“xor”元件名，即可得到异或门的元件符号。用上述同样的方法也可以得到与门及输入端和输出端的元件符号。用鼠标双击输入或输出元件中原来的名称，使其变黑
7、后就可以进行名称修改，用这种方法把两个输入端的名称分别更改为“a”和“b” ，把两个输出端的名称分别更改为“SO”和“CO” ，然后按照图 1 所示的半加器逻辑电路的连接方式，用鼠标将相应的输入端和输出端及电路内部连线连接好，并以“h_addergdf”(注意后缀是gdf)为文件名，存在自己建立的工程目录 d:myedamygdf 内。进行存盘操作时，系统在弹出的存盘操作对话框中，自动保留了上一次存盘时的文件名和文件目录，不要随意单击“OK”按钮结束存盘，一定要填入正确的文件名并选择正确的工程目录后，才能单击“OK”按钮存盘，这是上机实验时最容易忽略和出错的地方。 3、编译设计图形文件设计好的
8、图形文件一定要通过 Quartus II 7.2I 的编译。在 Quartus II 7.2I 集成环境下，执行“MAX+plus”菜单下的“Compiler”命令，在弹出的编译对话框中单击“Start”按钮，即可对 h_addergdf 文件进行编译。在编译中，Quartus II 7.2 自动完成编译网表提取(Compiler Netlist Extractor)、数据库建立(Database Builder)、逻辑综合(Logic Synthesizer)、逻辑分割(Partitioner)、适配(Fitter)、延时网表提取(Timing SNF Extractor)和编程文件汇编(A
9、ssembler)等操作，并检查设计文件是否正确。存在错误的设计文件是不能将编译过程进行到底的，此时计算机会中断编译，并在编译(Compiler)对话框中指出错误类型和个数。4、生成元件符号 在 Quartus II 7.2 集成环境下，执行“File”菜单下的“Create Default Symbol”命令，将通过编译的 GDF 文件生成一个元件符号，并保存在工程目录中。这个元件符号可以被其他图形设计文件调用，实现多层次的系统电路设计。5、功能仿真设计文件仿真，也称为模拟(Simulation)；是对电路设计的一种间接的检测方法。对电路设计的逻辑行为和功能进行模拟检测，可以获得许多设计错误
10、及改进方面的信息。对于大型系统的设计，能进行可靠、快速、全面的仿真尤为重要。 建立波形文件进行仿真时需要先建立仿真文件。在 Quartus II 7.2 环境执行“File”的“New”命令，再选择弹出的对话框中的Waveform Editor fi1e 项，波形编辑窗口即被打开。 输入信号节点 在波形编辑方式下，执行“Node”的“Nodes from SNF”命令，弹出输入节点“Enter Nodes from SNF”对话框，在对话框中首先单击“List”按钮，这时在对话框左边的“Available NodesGroups” (可利用的节点与组)框中将列出该设计项目的全部信号节点。若在仿
11、真中只需要观察部分信号的波形，则首先用鼠标将选中的信号名点黑，然后单击对话框中间的“=”按钮，选中的信号即进入到对话框右边的“Selected NodesGroups”(被选择的节点与组)框中。如果需要删除“被选择的节点与组”框中的节点信号，也可以用鼠标将其名称点黑，然后单击对话框中间的“=“按钮。节点信号选择完毕后，单击“OK”按钮即可。 设置波形参量在波形编辑对话框中调入了半加器的所有节点信号后，还需要为半加器输入信号 a 和 b 设定必要的测试电平等相关的仿真参数。如果希望能够任意设置输入电平位置或设置输入时钟信号的周期，可以在 Options 选项中，取消网格对齐 Snap to Gr
12、id 的选择(取消钩)。 设定仿真时间宽度 在仿真对话框，默认的仿真时间域是 1S。如果希望有足够长的时间观察仿真结果，可以选择“File”命令菜单中的“End Time”选项，在弹出的“End Time”对证框中，填入适当的仿真时间域(如 5S)即可。 加入输入信号为输入信号 a 和 b 设定测试电平的方法及相关操作如教材图 2.1.3 所示，利用必要的功能键为 a 和 b 加上适当的电平，以便仿真后能测试 so 和 co 输出信号。 波形文件存盘以“h_adderscf”(注意后缀是scf)为文件名，存在自己建立的工程目录 d:myedamygdf 内。在波形文件存盘时，系统将本设计电路的
13、波形文件名自动设置为“h_adder.scf” ，因此可以直接单击确定按钮。 进行仿真波形文件存盘后，执行“Quartus II 7.2”选项中的仿真器“Simulator”命令，单击弹出的“仿真开始”对话框中的“Start”按钮，即可完成对半加器设计电路的仿真，可通过观察仿真波形进行设计电路的功能验证。仿真波形图如下：全加器设计1、编辑 1 位全加器的原理图1 位全加器可以用两个半加器及一个或门连接而成。其原理图如图 1 所示。在 Quartus7.2 图形编辑方式下，在用户目录中找到自己设计的半加器元件 h_adder，并把它调入原理图编辑框中（调入两个） ，另外从 d:maxplus2m
14、ax2libprim 元件库中调出一个两输入端的或门，并加入相应的输入和输出元件，按照图1 所示电路连线，得到 1 位全加器电路的设计结果。电路中的 a 和 b 是两个 1 位二进制加数输入，cin 是低位来的进位输入，sum 是和输出，cout 是向高位进位输出。2、设计文件存盘与编译完成 1 位全加器电路原理图的编辑后，以 f_addergdf为文件名将 1 位全加器电路原理图设计文件保存在工程目录中， “.gdf”表示图形文件。进行存盘操作时，系统在弹出的存盘操作对话框中，自动保留了上一次存盘时的文件名和文件目录，操作者不要随意单击“OK”按钮结束存盘，一定要填入正确的文件名并选择正确的
15、工程目录后，才能单击“OK”按钮存盘，这是初学者上机实验时最容易忽略和出错的地方。图 1 1 位全加器原理图全加器的原理图文件包括两个层次的设计。半加器h_adder.gdf 是底层设计文件，全加器 f_adder.gdf 是顶层设计文件。在编译顶层文件之前要设置此文件为顶层文件，操作方法是先打开 f_adder.gdf，执行“file”菜单下“project”的“set project to current file”命令即可。完成图形文件编辑并存盘后，执行 MAX+plus II 的“Compiler”命令对设计文件进行编译，检查设计文件中的错误。如果设计文件不存在错误，则可以开始进一步对设计文件进行网表文件提取、设计文件排错、逻辑综合、逻辑分配、适配(结构综合)、时序仿真文件提取和编程下载文件装配等操作。在 Quartus7.2 集成环境下，执行“File”菜单中的“Create Default Symbol”命令，可为通过编译的图形设计文件产生一个元件符号，并被保存在工程目录中，该元件符号可以被其他电路系统设计调用，成为该系
