《同步复接器的设计课程设计论文》由会员分享，可在线阅读，更多相关《同步复接器的设计课程设计论文（18页珍藏版）》请在金锄头文库上搜索。
1、 同步复接器的设计课程设计目录 一 引言.2 二 基本原理及系统构成.2 2.1 基本原理.2 2.2 系统构成.2 三 同步数字复接器的总体设计.3 3.1 四路同步复接器的原理框图模型.3 3.2 框图说明.4 3.3 时序信号与对应的合路信号及其帧结构.5 3.4 系统的设计与实现.5 四 系统的顶层设计.6 4.1 四路同步复接器的 VHDL 建模.6 五 系统的底层设计.8 5.1 分频器的建模与 VHDL 程序设计.9 5.2 内码产生器的建模与 VHDL 程序设计.10 5.3 内码控制器.11 5.4 时序产生器的建模与 VHDL 程序设计.12 5.5 输出模块.15 六 设
2、计中遇到的问题.16 6.1 关于设计中的时延问题.16 6.2 毛刺信号及其消除.16 6.3 VHDL 语言调试过程中遇到的一些问题.17 七 心得体会.17 八 参考文献.182一 引言在数字通信中,为了扩大传输容量和提高传输效率,通常需要将若干个低速 数字码流按一定格式合并成一个高速数据码流流,以便在高速宽带信道中传输。 数字复接就是依据时分复用基本原理完成数码合并的一种技术，并且是数字通 信中的一项基础技术。 当今社会是数字话的社会，数字集成电路应用广泛。而在以往的PDH复接电 路中,系统的许多部分采用的是模拟电路,依次有很大的局限性.随着微电子技术 的发展，出现了现场可编辑逻辑器件
3、(PLD),其中应用最广泛的当属现场可编程 门阵列(FPGA)和复杂可编程逻辑器件(CPLD)。本文就是用硬件描述语言等软件 与技术来实现一个基于 CPLD/FPGA 的简单数字同步复接系统的设计。二 基本原理及系统构成2.1 基本原理为了提高信道的利用率,使用多路信号在同一条信道上传输时互相不产生干 扰的方式叫做多路复用。在时分制的PCM通信系统中,为了扩大传输容量，提高 传输效率,必须提高传速率。也就是说想办法把较低传输速率的数据码流变成高 速率的数据码流,而数字复接器就是实现这种功能的设备。 数字复接的方法主要有按位复接、按字复接、按帧复接,这里介绍最常用的 按位复接。按位复接的方法是每
4、次只依次复接每个支路的一位码，复接以后的 码序列中的第1是时隙中的第1位，表示第 1 路的第1位码，第2位表示第2路的 第1位码，依次类推。这种复接方法的特点是设备简单，要求存储容量小，较易 实现，目前被广泛采用，但要求各个支路码速和相位相同，本文也采用该方法。同步复接是指被复接的各个输入支路信号在时钟上必须是同步的,即各个支 路的时钟频率完全相同的复接方式,因此在复接前必须进行相位调整。2.2 系统构成数字复接系统由数字复接器和数字分接器两部分组成。把两个或两个以上 的支路数字信号按时分复用方式合并成单一的合路数字信号的过程称为数字复 接，把完成数字复接功能的设备称为复接器。在接收断把一路符
5、合数字信号分3离成各支路信号的过程称为数字分离，把完成这种数字分接功能的设备称为数 字分接器。数字复接器、数字分接器和传输信道共同构成了数字复接系统。其 框图如下复接恢复外时钟支 路复接器分接器信道图1 数字复接系统框图 上图中定时单元给设备提供一个统一的基准时钟，马速调整单元是把速率 不同的各支路信号调整成与复接设备定时完全同步的数字信号，四路基群信号 先各自经正码速调整，变为2.112Mbit/s 的同步码流。复接器顺序循环读取四 路码流，并在每帧开头插人帧定位信号，输出8.448Mbit/s 的标准二次群。另 外在复接时还需要插入帧同步信号，以便接收端正确接收各支路信号。分接设 备的定时
6、单元从接收信号中提取时钟，并分送给各支路进行分接，把帧定位信 号抛掉，顺序循环分别送人 4 个码速恢复单元，扣除插人码元，恢复成四路 2048Mbit/s 的基群信号。三 同步数字复接器的总体设计3.1 四路同步复接器的原理框图模型简单的思路同步复接器组成框图如图 6。为了简单和容易实现，坚定设计 任务要求为：同步时钟为 256kHz,每个时隙为 8 位，四路支路信码可通过拨码 开关预置；四路支路信码以同步复接方式合成一路帧长为 32 位复用串行码。 其中一个时隙（一路支路信号）作为帧同步码并去为 x1110010(巴克码)，因此 数据码实际为三路共 24 位码。发定时同步调整分接收定时44.
7、096MHz晶振分频器1计数器分频器22/4 译码器反相器选通开关数据选择器拨码器选通开关选通开关选通开关数据选择器数据选择器数据选择器拨码器拨码器拨码器256kHz图 2 四路同步复接器原理框图模型X 1 1 1 0 0 1 0 X X X X X X X X X X X X X X X X X X X X X X X X帧同步码数据1数据2数据3图 3 同步复接的帧结构3.2 框图说明（1）分频器 1：4.096MHZ 的晶体振荡器方波信号经分频后，得到256KHZ 的时钟信号。（2）八选一数据选择器：在硬件功能上相当于 74LS151 数据选择器。（3）分频器 2、译码器：其功能是产生四
8、路时序信号，以控制选通开关，依次按路（每路八位）选通四路支路码，并合并成一路复用串行码。（4）计数器：由于在每个数据选择器中有八位数据需要选择，即有八种状态，因此需要八种控制信号，依次选择每路支路信号的每一位，并按位以时钟节拍送入支路选通开关，等待时序信号控制。（5）拨码器：每路的拨码器为八位开关，往上拨，则对应的那一位为高电5平，往下拨则为低电平。采用拨码器的好处，在此相当于提供了一个任意置数的四路数字信源，特别适合检验系统的设计结果。3.3 时序信号与对应的合路信号及其帧结构依照原理框图和上述功能表，用波形表示各类信号产生过程和同步复用信号的产生，如图 4 所示。X 1 1 1 0 0 1
9、 0 X X X X X X X X X X X X X X X X X X X X X X X X帧同步码数据1数据2数据3第4路时序信号合路信号 及帧结构第3路时序信号第2路时序信号第1路时序信号分频8kHz分频16kHz256kHz时钟图 4 时序信号及对应的合路信号帧结构3.4 系统的设计与实现本设计采用 VHDL 语言作为硬件功能的描述，硬件采用 Altera 公司的FPGA 芯片，以四路同步复接器为例运用模块化设计方法分别设计了分频器、内码控制器、时序产生器、内码产生器以及输出电路。在 QUARTUSII 软件环境下进行设计、编译和仿真，并结合 FPGA(现场可编程门阵列)的特点，实现了一个可编程的四路同步复接器模块。6四 系统的顶层设计4.1 四路同步复接器的 VHDL 建模根据上述的四路复接器的原理图以及尽可能节省资源，在建模的时候，本设计采用了将整个系统分为硬件和软件两部分来实现，并且尽可能用软件来实现更多的单元电路，其框图如图 5 所示。时钟分频器内码控制器输 出 电 路内码产生器时序发生器内码产生器内码产生器内码产生器合路信号输出图 5四路复接器的 VHDL 建模模型文件名：FUJIEQILL LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNE
