退偶电容及其选用

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1、退偶电容及其选用.txt 世上最珍贵的不是永远得不到或已经得到的，而是你已经得到并且 随时都有可能失去的东西！爱情是灯，友情是影子。灯灭时，你会发现周围都是影子。朋友， 是在最后可以给你力量的人。什么是退偶电容 及其选用 退耦电容的选择高速电路板上使用最多的是什么东西？-去耦电容！关键词：去耦（decouple） 、旁路（Bypass） 、等效串联电感（ESL） 、等效串联电阻（ESR） 、高速电路设计、电源完整性（PI） 、信号完整性（SI）高手和前辈们总是告诉我们这样的经验法则：“在电路板的电源接入端放置一个 110F 的电容， 滤除低频噪声；在电路板上每个器件的电源与地线之间放置一个 0

2、.010.1F 的电容，滤 除高频噪声。 ” 在书店里能够得到的大多数的高速 PCB 设计、高速数字电路设计的经典教程中也不厌其烦的 引用该首选法则 （老外俗称 Rule of Thumb） 。但是为什么要这样使用呢？各位看官，如果你是电路设计高 手，你可以去干点 别的更重要的事情了，因为以下的内容仅是针对我等入门级甚至是门外级菜鸟。 做电路的人都知道需要在芯片附近放一些小电容，至于放多大？放多少？怎么放？将该问题 讲清除的文章很多， 只是比较零散的分布于一些前辈的大作中。鄙人试着采用拾人牙慧的方法将几个问题放在一 起讨论，希望能加深 对该问题的理解；如果很不幸，这些对你的学习和工作正好稍有帮

3、助，那我不胜荣幸的屁颠 屁颠的了。首先就我的理解介绍两个常用的简单概念。什么是旁路？旁路（Bypass） ，是指给信号中的某些有害部分提供一条低阻抗 的通路。电源中高频干扰是 典型的无用成分，需要将其在进入目标芯片之前提前干掉，一般我们采用电容到达该目的。 用于该目的的电容就是 所谓的旁路电容（Bypass Capacitor）,它利用了电容的频率阻抗特性（理想电容的频率特 性随频率的升高，阻抗降 低，这个地球人都知道） ，可以看出旁路电容主要针对高频干扰（高是相对的，一般认为 20MHz 以上为高频干扰， 20MHz 以下为低频纹波） 。什么是退耦？退耦（Decouple） ，最早用于多级电

4、路中，为保证前后级间传递信号而不 互相影响各级静态工作点 的而采取的措施。在电源中退耦表示，当芯片内部进行开关动作或输出发生变化时，需要瞬 时从电源线上抽取较 大电流，该瞬时的大电流可能导致电源线上电压的降低，从而引起对自身和其他器件的干扰。 为了减少这种干扰， 需要在芯片附近设置一个储电的“小水池”以提供这种瞬时的大电流能力。在电源电路中，旁路和退耦都是为了减少电源噪声。旁路主要是为了减少电源 上的噪声对器件本身的干扰 （自我保护） ；退耦是为了减少器件产生的噪声对电源的干扰（家丑不外扬） 。有人说退耦是 针对低频、旁路是 针对高频，我认为这样说是不准确的，高速芯片内部开关操作可能高达上 G

5、Hz，由此引起对 电源线的干扰明显已经 不属于低频的范围，为此目的的退耦电容同样需要有很好的高频特性。本文以下讨论中并不 刻意区分退耦和旁路， 认为都是为了滤除噪声，而不管该噪声的来源。简单说明了旁路和退耦之后，我们来看看芯片工作时是怎样在电源线上产生干 扰的。我们建立一个简单 的 IO Buffer 模型，输出采用图腾柱 IO 驱动电路，由两个互补 MOS 管组成的输出级驱动一 个带有串联源端匹配电 阻的传输线（传输线阻抗为 Z0） 。为了做成纯文档的格式，尽量采用文字说明，不不采用图片，这样给理解带来一定的困难， 看官们见笑了。 设电源引脚和地引脚的封装电感和引线电感之和分别为：Lv 和

6、Lg。两个互补的 MOS 管（接 地的 NMOS 和接电源 的 PMOS）简单作为开关使用。假设初始时 刻传输线上各点的电压和电流均为零，在某一时 刻器件将驱动传输 线为高电平，这时候器件就需要从电源管脚吸收电流。在时间 T1，使 PMOS 管导通，电流从 PCB 板上的 VCC 流入 流经封装电感 Lv，跨越 PMOS 管，串联终端电阻，然后流入传输线，输出电流幅度为 VCC/（2Z0） 。电流在传输 线网络上持续一个完整的返回（Round-Trip）时间，在时间 T2 结束。之后整个传输线处于 电荷充满状态，不需要额 外流入电流来维持。当电流瞬间涌过封装电感 Lv 时，将在芯片内部的电源提

7、供点产生电压 被拉低的扰动。该扰动 在电源中被称之为同步开关噪声（SSN，Simultaneous Switching Noise；SSO，Simultaneous Switching Output Noise） 或 Delta I 噪声。在时间 T3，关闭 PMOS 管，这一动作不会导致脉冲噪声的产生，因为在此之前 PMOS 管一直处于打开状态且 没有电流流过的。同时打开 NMOS 管，这时传输线、地平面、封装电感 Lg 以及 NMOS 管形成 一回路，有瞬间电流流 过开关 B，这样在芯片内部的地结点处产生参考电平点被抬高的扰动。该扰动在电源系统中 被称之为地弹噪声 （Ground Boun

8、ce，我个人读着地 tan） 。实际电源系统中存在芯片引脚、PCB 走线、电源层、底层等任何互连线都存在一 定电感值，因此上面就 IC 级 分析的 SSN 和地弹噪声在进行 Board Level 分析时，以同样的方式存在，而不仅仅局限于芯片内部。就整个电源分布 系统来说（Power Distribute System）来说，这就是所谓的电源电压塌陷噪声。因为芯片 输出的开关操作以及芯片 内部的操作，需要瞬时的从电源抽取较大的电流，而电源特性来说不能快速响应该电流变化， 高速开关电源开关频 率也仅有 MHz 量级。为了保证芯片附近电源线上的电压不至于因为 SSN 和地弹噪声降低超过 器件手册规

9、定的容限， 这就需要在芯片附近为高速电流需求提供一个储能电容，这就是我们所要的退耦电容。如果电容是理想的电容，选用越大的电容当然越好了，因为越大电容越大，瞬 时提供电量的能力越强， 由此引起的电源轨道塌陷的值越低，电压值越稳定。但是，实际的电容并不是理想器件，因 为材料、封装等方面的 影响，具备有电感、电阻等附加特性；尤其是在高频环境中更表现的更像电感的电气特性。 我们都知道实际电容的 模型简单的以电容、电阻和电感建立。除电容的容量 C 以外，还包括以下寄生参数：1、等效串联电阻 ESR（Resr）：电容器的等效串联电阻是由电容器的引脚电阻 与电容器两个极板的等效电阻 相串联构成的。当有大的交

10、流电流通过电容器，Resr 使电容器消耗能量(从而产生损耗)， 由此电容中常用用损耗因子 表示该参数。2、等效串联电感 ESL（Lesl）：电容器的等效串联电感是由电容器的引脚电感 与电容器两个极板的等效电感串 联构成的。3、等效并联电阻 EPR Rp ：就是我们通常所说的电容器泄漏电阻，在交流耦合 应用、存储应用(例如模拟积分器和 采样保持器)以及当电容器用于高阻抗电路时，Rp 是一项重要参数，理想电容器中的电荷应 该只随外部电流变化。然而 实际电容器中的 Rp 使电荷以 RC 时间常数决定的速度缓慢泄放。 还是两个参数 RDA、CDA 也是电容的分布参数，但在实际的应该中影响比较小， 这就

11、省了吧。所以电容 重要分布参数的有三个：ESR、ESL、EPR。其中最重要的是 ESR、 ESL，实际在分析电容模 型的时候一般只 用 RLC 简化模型，即分析电容的 C、ESR、ESL。因为寄生参数的影响，尤其是 ESL 的影响， 实际电容的频率特性 表现出阻抗和频率成“V”字形的曲线，低频时随频率的升高，电容阻抗降低；当到最低点 时，电容阻抗等于 ESR； 之后随频率的升高，阻抗增加，表现出电感特性（归功于 ESL） 。因此对电容的选择需要考 虑的不仅仅是容值， 还需要综合考虑其他因素。包括： 1、电容容值；2、电介质材料；3、电容的几何尺寸和放置位置。所有考虑的出发点都是为了降低电源地之

12、间的感抗（满足电源最大容抗的条件 下） ，在有瞬时大电流流过电源系统时，不至于产生大的噪声干扰芯片的电源地引脚。选用常见的有两种方法计算所需的电容：简单方法：由输出驱动的变化计算所需退耦电容的大小； 复杂方法：由电源系统所允许的最大的感抗计算退耦电容的大小。我们假设一个模型，在一个 Vcc3.3V 的 SRAM 系统中，有 36 根输出数据线， 单根数据线的 负载为 Cload30pF（相当的大了） ，输出驱动需要在 Tr2ns（上升时间）内将负载从 0V 驱动到 3.3V，该芯片资料里规定 的电源电压要求是 3.3V0.3V/-0.165V。可以看出在 SRAM 的输出同时从 0V 上升到

13、3.3V 时， 从电源系统抽取的电流最大， 我们选择此时计算所需的退耦电容量。 我们采用第一种计算方法进行计算，单根数据线所需要的电流大小为：ICload（dV/dt）30pF（3V/2ns）=45mA;36 根数据线同时翻转时的电流大小为 Itot45mA361.62A。芯片允许的供电 电压降为 0.165V，假设我们允许该芯片 在电源线上因为 SSN 引入的噪声为 50mV，那么所需要的电容退耦电容为：CI（dt/dV）1.62A（2ns/50mV）=64nF；从标准容值表中选用两个 34nF 的电容进行并联以完成该值，正如上面提到的退 耦电容的选择在实际中并不是越大越好， 因为越大的电容

14、具有更大的封装，而更大的封装可能引入更大的 ESL，ESL 的存在会引起在 IC 引脚处的电压抖动（Glitching） ， 这个可以通过 VL（di/dt）公式来说明，常见贴片电容的 L 大约是 1.5nH，那么 V1.5nH（1.62A/2ns）=1.2V，考虑 整个 Bypass 回路的等效电感之后，实际电路中 glitch 会小于该值。通过前人做的一些仿真 的和经验的数据来看，退耦电容上 的 Glitch 与同时驱动的总线数量有很大关系。因为 ESL 在高频时觉得了电源线上的电流提供能力，我们采用第二种方法再次 计算所需的退耦电容量。这中方法是 从 Board Level 考虑单板，即

15、从 Bypass Loop 的总的感抗角度进行电容的计算和选择，因此 更具有现实意义，当然需要考虑的 因素也就越多，实际问题的解决总是这样，需要一些折中，需要一点妥协。同样使用上面的假设，电源系统的总的感抗最大：Xmax（dV/dI）0.05/1.62=31m 欧；在此，需要说明我们引入的去耦电容是为了去除比电源的去耦电容没有滤除的 更高频率的噪声，例如在电路板级参数 中串联电感约为 Lserial5nH，那么电源的退耦频率：FbypassXmax/(2piLserial)982KHz，这就是电源本身的滤波频率，当频 率高于此频率时，电源电路的退耦电路 不起作用，需要引入芯片的退耦电容进行滤波

16、。另外引入另外一个参数转折点频率 Fknee，该频率决定了数字电路中 主要的能量分布，高于该频率的分量认为对数字电路的上升沿和下降沿变化没有贡献。 在 High-Speed Digital Design:A Hand Book of Black Magic 这本书的第一章就详细的讨 论了该问题，在此不进行详细说明。只是引入其中推倒的公式：Fknee（1/2Tr）250MHz，其中 Tr2ns； 可见 Fknee 远远大于 Fbypass，5nH 的串联电感肯定是不行了。那么计算：LtotXmax/(2piFknee)(XmaxTr/pi)=19.7pH; 如前面提到的常见的贴片电容的串联电感在 1.5nH 左右，所需要的电容个数是：N（Lserial/Ltot）=76 个，另外当频率降到 Fbypass 的时候，也应该满足板级 容抗需要即： Carray=(1/（2piFbypassXmax）)5.23uF；Celement=Carray/N=69nF;哇噻，真不是一个小数目啊，这么多啊！