《完整四位全加全减器设计》由会员分享，可在线阅读，更多相关《完整四位全加全减器设计（8页珍藏版）》请在金锄头文库上搜索。
1、四位全加全减器设计一实验目的1 熟悉在 max+plus II 的环境下设计数字电路的步骤和方法 2 学习使用 vhdl 语言，进行设计数字电路的 RTL 级电路 3 通过 max+plus II 软件中对自行设计的电路的仿真，加深对数字电路设计的理解。二实验原理1.功能描述 输入：select,Ci, A, B输出：S,Co Select=0 时，S 为全加器的求和位（A+B） ，Co 为全加器的高位进位。Ci 为全加器低位进 位。 Select=1 时，S 为全减器的求差位（A-B） ，Co 为全减器的高位借位。Ci 为全减器低位借位。2.一位全加全减器真值表： 输入 输出 SelectC
2、iABSCo 000000 000110 001010 001101 010010 010101 011001 011111 100000 100111 101010 101100 110011 110101 111000 1111113.逻辑化简 由真值表得S=ABCi=（ASelect)BCi）Select十十十十十十Co=（ASelect)B+Ci(（ASelect）+B)=(（ASelect）B)Ci+（ASelect)B十十十十十对于半加器的逻辑表达式为：S=ABCo=AB十综上，一位全加全减器可由两个半加器，两个异或门和一个或门组成。4.毛刺的产生与消除 组合逻辑电路由于输入到输出
3、各端的延时不同，在输出端稳定之前会产生错误的输出。在本电路中，由于低位的进位或借位传输到输出的时间比其他信号传输的延时要长，因此 当低位产生进位或借位时会出现错误的输出。 一种常见的方法是利用 D 触发器的 D 输入端对毛刺信号不敏感的特点，在输出信号的 保持时间内，用触发器读取组合逻辑的输入输出信号。由组合逻辑电路的最大延时 Td 为 16.7ns，D 触发器的时钟周期 T 应略大于 Td，取 20ns。3电路原理图设计及 vhdl 代码1.D 触发器 vhdl 文件 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_
4、UNSIGNED.ALL; ENTITY dff ISPORT ( CLK: IN STD_LOGIC;D:in std_logic;Q: OUT STD_LOGIC ); END dff; ARCHITECTURE behav OF dff IS begin process(clk) begin if clkevent and clk=1then q=d; end if; end process; end architecture behav;2.半加器 vhdl 文件 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic
5、_unsigned.all; entity half_adder is port (a,b :in bit; c,sum:out bit); end half_adder; architecture adder of half_adder isbegin c=a and b; sum=a xor b; end adder;3.一位全加全减器 gdf 文件(由半加器和异或门，或门组成)4 四位全加全减器 gdf 文件(由四个一位全加全减器组成)5.四位全加全减器生成的符号文件6.D 触发器去毛刺 gdf 文件(由一个四位全加全减器和十五个 D 触发器组成)四仿真波形及分析1.不加 D 触发器时的仿真波形 1）减法波形（select=1）2）加法波形（select=0）2.四位全加全减器延时分析3.加 D 触发器后的仿真波形 1）减法波形（select=1）2）加法波形（select=0）4心得体会通过这次 4 位全加全减器的设计，我进一步熟悉了数字系统 vhdl 设计和仿真的流程， 进一步了解了 max plusII 软件的使用方法。并且加深了对数字系统中组合逻辑电路和时序 逻辑电路的理解，尤其加深了对 D 触发器输入输出缓冲功能的理解。
