《北京邮电大学06-07学年数字电路与逻辑设计期末试题》由会员分享，可在线阅读，更多相关《北京邮电大学06-07学年数字电路与逻辑设计期末试题（9页珍藏版）》请在金锄头文库上搜索。
1、1北京北京邮电邮电大学大学 20062007 学年第二学期学年第二学期数字电路与逻辑设计考试试题考 试 注 意 事 项一、学生参加考试须带学生证或学院证明，未带者不准进入考 场。学生必须按照监考教师指定座位就坐。 二、书本、参考资料、书包等与考试无关的东西一律放到考场 指定位置。 三、学生不得另行携带、使用稿纸，要遵守北京邮电大学考 场规则 ，有考场违纪或作弊行为者，按相应规定严肃处理。 四、学生必须将答题内容做在试卷上，草稿纸上一律无效。地 方不够时做在背面，并在前面标明。考试 课程数字电路与逻辑 设计考试时间2007 年 6 月 3 日题号一二三四五六七八总分满分1020101515101
2、010100得分阅卷 教师一判断题：一判断题：(10 分分)（在本题下方的表格中对应题（在本题下方的表格中对应题号填入号填入或或）（1.电路的输出仅取决于电路当前的输入，该电路为组合逻辑电路。 （2.由与、或、非门电路构成的逻辑电路一定是组合逻辑电路。 3.TTL 与非逻辑门的某输入端悬空时，可认为输入是逻辑“1” 。 4. 若让 TTL 电路的某输入端接低电平，可直接接地或通过任意阻值 的电电阻接地， 5. OC 门的输出相互连接并接上拉电阻后，实现“线或”功能。 6. 米里 (Mealy) 型时序逻辑电路的输出取决于输入信号和触发器的 状态。 7. 4 个触发器不一定能够构成长度为 11
3、的移位型序列信号发生器。8. 状态简化中，若 S1、S2两状态的输出不同，则 S1、S2两-装- -订- -线- -班级： 学号： 班内序号： 姓名：2状态肯定不等价。 9. 实现模值为 11 的计数器至少需要 4 个触发器。 10. TTL 门输出最大拉电流能力是指输出低电平时流入输出端的最 大允许电流。12345678910二选择填空题（二选择填空题（20 分，每空分，每空 2 分）分） （将正确答案填（将正确答案填入本题下方的表格中，可能为多选题。入本题下方的表格中，可能为多选题。 ）1若输入 AB 均为 1 时，输出 F0，否则输出 F1，输入和输出之间 的逻辑关系为：（ ） 。 （A
4、）异或 (B) 同或 (C) 与非 (D) 或非 2在图 2-1 的 TTL 门电路中，输出为高电平的有（ ）（A）. （B）. （C）.（D）图 2-13. JK 触发器在时钟脉冲的作用下，如果要使，则输nnQQ1入信号 JK 应为 。A， B， 1 KJnnQKQJ,C， D，nnQKQJ,1,KQJn4函数的最简或与式为：( )D)D)(BD)(CA)(CB(AF(A) (B)D)D)(CA)(CB(AFD)A)(CB(AF(C) (D)CDDACABFBCDDACCABF 5已知某 TTL 门电路的输出端最大灌电流负载能力为 4mA，最大拉电3流负载能力为 2mA。其输入端低电平的输入
5、最大电流为-1mA(流出输入 端)，输入端高电平时的输入最大电流为 0.1mA(流入输入端)，该门电路 的扇出系数为：（ ） (A) 40 (B) 4 (C)20 (D) 2 6十进制数 58 对应的等值二进制数是 （A）(101011)2 （B）(111010)2 （C）(110011)2 （D）(100010)27用以下 电路构成模 8 计数器时，实现脉冲分配器的译码 电路最简单? (A)同步计数器 (B)异步计数器 (C)环形计数器 (D)扭环形计数器 8. 逻辑函数（ )()()()(CBACBACBACBACBAF） 。(A) (B)(C) (D)4 , 3 , 2 , 1 (M)7
6、 , 6 , 5(m)4 , 3 , 2 , 1 (m)(CBA9. 逻辑函数为，判断当输),8,9,12,14(1,3,4,5,6D)C,B,F(A,入变量 ABCD 分别从:(1) 01101100，(2) 01110010 变化时是否存在功能冒险。（A）.不存在，存在（B）.存在，存在 （C）.存在，不存在 （D）.不存在,不存在10. 在进行异步时序电路的分析时，由于各个触发器的时钟信 号不同，因此应该把时钟信号引入触发器的特征方程，对于 D 触发器，正确的是：( )A. ;B. ;CPQCPDQn1nCPDQ1nC. ; D. CPDQ1nDQ1n12345678910三组合逻辑分析
7、设计（三组合逻辑分析设计（10 分）分）逻辑电路见图 3-1，输入变量为 A、B、C、D（包括反变量）4，输出端为 F。要求： （1）根据逻辑图写出输出 F 的表达式。 （2）采用卡诺图法简化该电路，写出最简与或与或表达式。 （3）用最少的或非门或非门实现上述逻辑函数，画出逻辑图。 &1&B DDBADBA DCBF图 3-1四中规模组合逻辑分析及状态机设计（四中规模组合逻辑分析及状态机设计（15 分）分）1. 中规模组合逻辑分析（中规模组合逻辑分析（10 分）分） 由 3：8 线译码器和与非门构成的函数发生器如图 4-1 所示， 译码器输出为低电平有效。写出函数 F1、F2的最小项表达式。1
8、Y2Y3Y6Y0Y5Y4Y7Y&F1F23:8线译码器A2A1A0ABC图 4-12. 状态机设计状态机设计(5 分分)5设计一个 3 位串行数据奇偶检测器，仅当输入到第三位且为 奇数个 1 时，输出 Z=1。其他情况下 Z=0（代码不重叠使用） 。 画出原始状态转移图（不用状态简化） 。五中规模组合逻辑设计（五中规模组合逻辑设计（15 分）分）试用八选一数据选择器实现表 5-1 所示的逻辑功能。数据 选择器的 A2A1A0为地址输入端，D0D7为数据输入端，要求 使用 A2A1A0分别接输入信号 ABC。数据选择器的输出逻辑函数式 为： 021012102210()()()YD AA AD
9、AA ADA A A32104210()()D A A ADA A A521062107210()()()D A A AD A A ADA A A要求完成：（1）在给出的真值表中填入输出值（表 5-2） ； （2）在图 5-1 所示片脚图上标明 D0D7的输入信号。表 5-1BA Z 00 CD 10 DC 01 DC 11 DC D0 D1 D2 D3 D4 D5 D6 D7A2 A1 A0A B CYZ数据选择器表 5-2 图 5-16A B C D Z 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0
10、0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 六同步时序电路分析（六同步时序电路分析（10 分）分）图 6-1 为一同步时序电路， （1）作为计数器时，该电路为几进制计数器？ （2）作出状态转移图。 （3）能否自启动？ （4）作为序列信号发生器时，从 Q2输出的信号序列是什么？ （设初始状态为 000）1DC11DC11DC1CP2Q1Q&0QFF0FF1FF2图 3-8七中规模时序逻辑设计（七中规模时序逻辑设计（10 分）分）74LS561 为四位二进制同步加法计数器。功能表如表 7-1 所示（QD为高位输出） 。其中
11、7为输出高阻控制端，为与时钟同步的进位输出，进入OCRCO1111 状态后由端输出负脉冲。RCO表 7-1 74LS561 功能表OCSLOADALOADSCLRACLRCPD C B A QD QC QB QA1X XX XXX X X X高阻000 1X 01 11 1Xd c b ad c b ad c b ad c b a00X XX X0 1X 0XX X X XX X X X0 0 0 00 0 0 00 1 11 1X X X X加法计数请使用最少外围逻辑器件，采用同步预置法、异步复位法分别 实现九进制计数器，在对应的图上画出连接线；标出控制端的电平、预置法（作为预置控制信号）实
12、现时的预置值；采RCO用复位法实现计数器时，外部器件要求使用与非门。AQBQCQDQRCOALCRSLCROCSLOADALOADCPABCDAQBQCQDQRCOALCRSLCROCSLOADALOADCPABCD同步预置 异步复位八序列信号发生器分析（八序列信号发生器分析（10 分）分）图 8-1 为四位二进制可逆计数器 74LS169 和数据选择器构成的序列信号发生器，表 8-1 为 74LS169 的功能表（为RCO8进位/借位输出） 。 （1） ，分析下图中 74LS169 构成的计数器的计数周期，并画出 状态转移图。 （2） ，写出输出端 Y 的信号输出序列。 表 8-1 74LS169 的功能表_ ENP_ DU/AQBQCQDQ保持原状态011加计数001CLK1预置减计数_ ENT+001_ LOADAQBQCQDQA B C D_ / DU3 4 5 61 1014 13 12 11CLK9_ LOAD7_ RCO1574LS1692_ ENT_ ENP1CPD7 D6 D5 D4 D3 D2 D1 D0A0 A1 A21八选一MUXY图 8-173451311101226981514（2）输出：01001100010111（5 分）
