第一章 基本概念(1) ☆☆集成电路：：Integrated Circuit ，缩写，缩写 ICIC 是通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容、电感 等无源器件，按照一定的电路互连， “集成”在一块半导体晶片（如硅或砷化镓）上，封装在 一个外壳内，执行特定电路或系统功能的一种器件 (2)特征尺寸定义为器件中最小线条宽度(对 MOS 器件而言，通常指器件栅电极所决定的沟 道几何长度)，也可定义为最小线条宽度与线条间距之和的一半 (3)就设计方法而言，设计集成电路的方法可以分为三种方式： 全定制（Full-Custom Design Approach） 半定制（Semi-Custom Design Approach） （标准单元、积木块、门阵列、门海） 可编程 IC （PLD：Programmable Logic Device） （ PROM 、GAL 、PLA、 PAL、 PLD 、FPGA ） （4）☆☆积木块法(BB)与标准单元法（sc）不同之处是：第一，它既不要求每个单元（或 称积木块）等高，也不要求等宽每个单元可根据最合理的情况单独进行版图设计，因而 可获得最佳性能。
设计好的单元存入库中备调用第二，它没有统一的布线通道，而是根 据需要加以分配 （5）☆☆门阵列方法与门海方法的比较 门阵列方法的设计特点：设计周期短，设计成本低，适合设计适当规模、中等性能、要求设计时间短、数量 相对较少的电路不足：设计灵活性较低；门利用率低；芯片面积浪费 门海方法的设计特点：门利用率高，集成密度大，布线灵活，保证布线布通率不足：仍有布线通道，增加通道是单元高度的整数倍，布线通道下的晶体管不可用 （6）集成电路设计：根据电路功能和性能要求，在正确选择系统配置、电路形式、器件结 构、工艺方案和设计规则的情况下，尽量减小芯片面积，降低设计成本，缩短设计周期以 保证全局优化，设计出满足需求的集成电路其最终的输出结果是掩膜版图，通过制版和 工艺流片可以得到所需的集成电路 （7）版图是一组相互套合的图形，各层版图相应于不同的工艺步骤，每一层版图用不同的 图案来表示，版图与所采用的制备工艺紧密相关 （8）版图设计：根据逻辑与电路功能和性能要求以及工艺水平要求来设计光刻用的掩膜版 图，是集成电路设计的最终输出 （9）布图规划：在一定约束条件下对设计进行物理划分，并初步确定芯片面积和形状、单 元区位置、功能块的面积形状和相对位置、I/O 位置，产生布线网格，还可以规划电源、地 线以及数据通道分布。
（10）布局：根据级别最低的功能块中各基本单元直接的连接关系或较高级别的功能块中 各较小功能块之间的连接关系，分配各基本单元或较小功能块的位置，使芯片面积尽可能 的小 （11）布线：进行单元间或功能块间的连接，合理分配布线空间，使布线均匀，布通率达 到百分之百第二章 （1）☆☆MOS 晶体管是用栅电压控制源漏电流的器件, 重要的公式是萨方程(I-V 方程): IDS=k′•W/L•[(VG-VT-VS)2-(VG-VT-VD)2]（2）集成电阻 1.NWELL 电阻 2.MOS 管电阻* 工作性区的 MOS 管可用作电阻* 它是一个可变电阻, 其变化取决于各极电压的变化：22 DTGSTGSDDSDS VVVVVVkVV IVR3.导线电阻第三章（1）栅氧：栅极、薄 场氧：隔离、厚（2）☆☆（概念、区别）接触孔（contact）特指最低层金属孔，用于将最低层金属和多 晶硅或者扩散层连接起来；通孔（via）则是指允许更高层金属进行相互连接的孔 （3）反相器版图 （4）☆☆（10 分）棒形图（Stick Diagram） 在准备版图设计时，棒状图是对电路进行版图规划的一种简单的方法。
– 给出所有器件的初步布局； – 给出了确定哪些有源区连接到相同点位上的过程，以及翻转器件的影响 （flipping device）的影响，以便于利用这些“共用”节点； – 给出共用有源的最终结果棒状图非常简单地表示了器件以及它们的连接，它是介于电路图和最终版图之间的 中间形式 用一条水平的棒状图形来表示 P 型扩散区并使其位于图的顶部，以另一条水平的棒 状图形表示 N 型扩散区并使其位于图的底部，多晶硅、扩散区以及连线都可以用 一条简单的线来表示，当一条多晶硅与一个扩散区交叉的时候就表示了一个晶体管大部分的原理图都将 P 型器件画在上面，N 型器件画在下面通过线段连接各个器件端头实现布线，器件的连接接触点可以在任何你需要的位置， 以一些小的“x”来表示连接点的位置 为了构造晶体管的版图，我们不得不将扩散区拆成几段这种断开结构迫使我们在 不同器件的扩散区之间要留有一定的位置但是，当源漏不能共用时，这种断开则 是必须的每一次的拆断都导致晶体管被分开并因此产生面积的浪费，理想的设计 是不断拆断扩散区 必须设法减小版图的面积利用源漏共用去除一些断开点 在数字电路中，应保持 P 型晶体管和 N 型晶体管成对的结构，并且，栅采用短的 多晶连接。
（P 型、N 型晶体管对的图形彼此靠近PNPNPNPNAV+BV+CV+PAV+BCV+PNAV+BCV+AV-BCV-PNAV+BCV+AV-BCV-（16）使用指状晶体管来实现大的晶体管和关键的晶体管细长的晶体管器件版图固有的寄生电阻和电容版图工程师可以在保证电路设计师要求的参数不变的前提下，通过改变版图改善器 件特性 寄生电容的大小完全取决于穿越有源区的栅面积（栅长乘以栅宽，称为栅区） ，因 为不能改变栅长和栅宽，所以无法改变寄生电容 但可以在不改变栅区大小的情况下减少寄生电阻——把晶体管分裂成小的晶体管， 并将其并联，每个晶体管的相同端必须被连接在一起，这样有效栅宽没有改变，但 寄生电阻减小了LWSGDⅠⅡⅢⅣ☆☆源漏区共用：ABCABCABCABCⅣ将所有 A 点连接在一起，所有 B 点连接在一起，所有 C 点连接在一起构成一个完整 的器件最小间隔规则迫使各晶体管分开，不同的端点之间必须间隔一个最小的距离，但 这样的连接方式浪费了大量的空间ABCABCABCABC源漏可互换，将第二个、第四个器件左右翻转，两个 B 点彼此相对，两个 A 点彼 此相对，两个晶体管之间更加靠近。
ACBCACABC(17) ☆☆（概念、功能）验证 1.设计规则检查（DRC） – 检查版图数据中的所有多边形和分层是否遵守制造工艺规则 – 必须检查和校正的最基本的规则集合 – 补充规则——对相应的方法、连接关系以及指导性规则进行检查 DRC（design rule check，设计规则检查）程序了解有关工艺所有必需的东西如果 设计规则控制文件写得好，那么 DRC 就能发现版图中最微小的错误 DRC 程序通常会把检查出的错误标记放回到你的版图中 改正错误再进行检查，这是个往复的过程 DRC 只是第一级的检查，DRC 不出错并不意味着它的接线就正确 2.电学规则检查（ERC） 通常只有与连接关系或器件连接错误相关的电学规则需要进行 ERC 检查 – 未连接、部分连接或备用器件 – 无效晶体管 – 悬空节点 – 短路 – 在其他步骤中不进行检查的特殊检查（例如天线规则） 3.版图电路图对比检查（LVS） 检查设计是否正确连接电路图是参考电路，版图应和它进行核对 – 所有信号的电气连接关系 – 器件尺寸 – 识别未包括在电路图中的备用组元和信号，悬空节点就是一个实例第四章 (1) 集成电路的版图设计规则通常有多种方法来描述，其中包括以微米分辨率来规定的微将第一个、第二个晶体管原先独立的源漏区合并，这个合 并的区域既可以是一个晶体管的源，同时也可以是另外一 个晶体管的漏，继续合并直到所有的晶体管之间端点组接 成对。
这样不仅消除了晶体管之间的空间，而且，通过合 并器件的相关部分使空间更节省只要是相同的端点，任何两个相邻的晶体管都可以 采用源－漏共用技术米规则和以特征尺寸为基准的 λ 规则 (2)某 N 阱硅栅工艺的部分工艺层（不考、了解一下）(3) ☆☆(4)☆☆(5) MOS 晶体管的版图设计 与双极型晶体管的版图相比，一般 MOS 晶体管的版图设计相对简单些，典型的物理表 示法包括了两个矩形 表示源极和漏极的 N型扩散区表示栅极GWLDSDSDS表示源极和漏极的 P型扩散区表示栅极GLWNMOS晶晶体体管管的的版版图图PMOS晶晶体体管管的的版版图图1））大尺寸 MOS 管的版图设计 实际电路中，有时需要的 MOS 管宽度可能是几百甚至上千微米，而工艺提供的模型参 数则规定了器件的尺寸范围的为了实现大尺寸的 MOS 晶体管，在电路图中通过采用并联 接法的一组 MOS 管来实现这些 MOS 管工作时等效于一个沟道宽度较大的 MOS 管，其沟 道宽度等于所有单个 MOS 管沟道宽度的总和栅 极 G漏极D源极S大尺寸 MOS 管的版图一般也采用并联结构，或称作梳状栅结构，并且相邻的 MOS 管共用 源区或漏区。
这种版图并联结构不但减小了版图面积而且减小了源端和漏端的耗尽层电容. ☆（5 分）漏极D/源极S源极S/漏极D栅极G漏极D/源极S源极S/漏极D栅极G4:13:12）☆☆（5 分）器件的失配问题（第六章详细介绍）M1M2M1R1 2M21 2RRRM11 2M21 2差分对 应采用质心设计， 保证两个晶体管加工环境一致第六章(1) 在 Layout 的过程中要受到几个因素的限制：1. ☆设计规则（数字和模拟电路）2.匹配问题（主要针对模拟电路） ①用大小一致的晶体管 ②把大晶体管分解为几个大小相同的晶体管 ③所有要匹配的晶体管的电流方向要求一致 ④所有匹配的器件都要求有相同的边界条件，如果不同，则要加虚假（dummy）器件 ⑤差分对要采用共质心设计 3.噪声考虑（主要针对模拟电路） ①数字电路和模拟电路必须用不同的电源线 ②掩蔽技术 （2）版图设计准则： •匹配 •抗干扰 •寄生的优化 •可靠性1. ☆☆匹配（☆失配、随机失配、怎样减小）：失配：测量所得的元件值之比与设计 的元件值之比的偏差 归一化的失配定义： – 设 X1, X2为元件的设计值，x1, x2为其实测值，则失配 δ 为：(5 分)改错！原因！ ① 多晶硅应伸出有源区（原因： 否则源区和漏区电位相等） ② 接触孔应与多晶硅保持一定 距离（原因：否则源区和多 晶硅电位相等） ③ 接触孔应与有源区保持一定 距离（原因：否则漏区开路）①②③ 11221121212xXxX XXXXxx•例 系统失配例子 ——电阻 – 电阻设计值之为 2：1 – 由于 poly2 刻蚀速度的偏差，假设其宽度偏差为 0.1u，则会带来约 2.4%的 失配 – 接触孔和接头处的 poly 电阻，将会带来约 1.2%的失配；对于小电阻，失配 会变大2u5u4u15Ω•失配 δ 可视为高斯随机变量 •若有 N 个测试样本 δ1, δ2, …, δN，则 δ 的均值为： •方差为：•☆称均值 mδ为系统失配 •☆称方差 sδ为随机失配 •失配的原因 •随机失配：尺寸、掺杂、氧化层厚度等影响元件值的参量的微观波动 (fluctuation)•随机失配可通过选择合适的元件值和尺寸来减小 •系统失配：工艺偏差，接触孔电阻，扩散区相互影响，机械压力，温度梯度等 •系统失配可通过版图设计技术来降低 •随机统计波动 (Fluctuations) •周围波动(peripheral fluctuations) •发生在元件的边沿 •失配随周长的增大而减小 •区域波动(areal fluctuations) •发生在元件所覆盖的区域 •失配随面积的增大而减小 •☆（降低失配的方法）电容随机失配 •两个大小均为 C 的电容的失配：•Kp 和 ka 分别为周围波动和区域波动的贡献，均是常量 •一般地，电容失配与面积的平。