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1、实验七实验七 LEDLED 数码显示时钟实验数码显示时钟实验班级：通信班级：通信 11211121 姓名：王密姓名：王密 学号：学号：11213022301121302230一、实验目的一、实验目的 ： 1、地运用数字系统的设计方法进行数字系统设计。 2、能进行较复杂的数字系统设计。 3、数字钟的工作原理, 数字钟的工作流程图与原理方框图, 自顶向下的数字系统设计 方法。 二、实验原理：、实验原理：1 1、数字钟的基本工作原理：、数字钟的基本工作原理： 数字钟以其显示时间的直观性、走时准确性而受到了人们的欢迎并很快走进了千 家万 户。作为一种计时工具，数字钟的基本组成部分离不开计数器，在控制逻
2、辑电路的控制下 完成预定的各项功能。数字钟的基本原理方框图如下：（1）时基）时基 T 产生电路：产生电路：由晶振产生的频率非常稳定的脉冲，经整形、稳定电路后， 产生一个频率为 1Hz 的、非常稳定的计数时钟脉冲。 （2）控制逻辑电路：）控制逻辑电路：产生调时、调分信号及位选信号。 调时、调分信号的产生：由计数器的计数过程可知，正常计数时，当秒计数器（ 60 进制）计数到 59 时，再来一个脉冲，则秒计数器清零，重新开始新一轮的计数，而进位 则作为分计数器的计数脉冲，使分计数器计数加 1。现在我们把电路稍做变动：把秒计数 器的进位脉冲和一个频率为 2Hz 的脉冲信号同时接到一个 2 选 1 数据
3、选择器的两个数据输 入端，而位选信号则接一个脉冲按键开关，当按键开关不按下去时（即为 0），则数据选 择器将秒计数器的进位脉冲送到分计数器，此时，数字钟正常工作；当按键开关按下去时 （即为 1），则数据选择器将另外一个 2Hz 的信号作为分计数器的计数脉冲，使其计数频 率加快，当达到正确时间时，松开按键开关，从而达到调时的目的。调节小时的时间也一 样的实现。 （3）计数显示电路：）计数显示电路：由计数部分、数据选择器、译码器组成，是时钟的关键部分。 计数部分：计数部分： 由两个 60 进制计数器和一个 24 进制计数器组成，其中 60 进制计数器 可用 6 进制计数器和 10 进制计数器构成；
4、24 进制的小时计数同样可用 6 进制计数器和 10 进制计数器得到：当计数器计数到 24 时，“2”和“4”同时进行清零，则可实现 24 进制计数。 数据选择器：数据选择器：84 输入 14 输出的多路数据选择器，因为本实验用到了 8 个数码管（有 两个用来产生隔离符号）。 调时调时、 调分控制电路调分控制电路位选信号发生电路位选信号发生电路控制逻辑电路控制逻辑电路计数器计数器 电路电路时基时基 T T 产生电路产生电路1Hz1Hz晶振晶振分频整形分频整形门控双稳门控双稳脉冲计数脉冲计数译码译码显示显示译码器：译码器：七段译码器。译码器必须能译出 ，由实验二中译码器真值表可得：字母 F 的
5、8421BCD 码为“1111”，译码后为“1000111”，现在如果只译出，即字母F 的 中间一横，则译码后应为 “0000001”，这样，在数码管上显示的就为 。 2、自顶向下设计分割图：、自顶向下设计分割图： 说明：按一下按键key0,完成复位功能 ,clk5选择1Hz的时钟,clk3选择的时钟频率尽量高 。 三、实验连线：三、实验连线： 1、将 EP2C5 适配板左下角的 JTAG 用十芯排线和万用下载区左下角的 SOPC JTAG 口连 接起来，万用下载区右下角的电源开关拨到 SOPC 下载的一边。 2、请将 JPLED1 短路帽右插，JPLED 的短路帽全部上插，实验板右下方频率源
6、 CLK1 接任意频率作为扫描频率。 3、将实验板左端的 JP103 全部用短路帽接上（共八个） 。 四、实验内容与步骤：四、实验内容与步骤：（程序：（程序：EP2C5timertimer.sofEP2C5timertimer.sof） 1、打开 Quartus II 6.0 软件，点击“FileOpenProject”出现如下的对话框(图 10.1)，选中 timer,点打开即可；图图 10.110.1 2、点击“Tools-Programmer”后出现如下的对话窗口， 3、在点”EditAdd File”出现如下对话框(图 10.2)，在图 10.3 对话框中， 选中 EP2C5/time
7、r/timer.sof 项目后点击打开回到 Programmer 对话框, 在下载对话窗口中 “选中 Program/ Configure”,点击“Start”即进行下载。数数 字字 钟钟计数显示电路计数显示电路控制逻辑电路控制逻辑电路2 2 选选1 1 数数据据选选择择器器位位选选信信号号发发生生器器计数器计数器译码器译码器数据选择器数据选择器图图 10.210.2图图 10.310.3 现将现将 timer.vhdtimer.vhd 原程序作如下说明：原程序作如下说明： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGI
8、C_UNSIGNED.ALL; USE IEEE.STD_LOGIC_SIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY TIMER ISPORT( CLK5:IN STD_LOGIC;CLK3:IN STD_LOGIC;RST1:IN STD_LOGIC;SEG_SEL:OUT STD_LOGIC_VECTOR(2 DOWNTO 0);SEG_DA :OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END TIMER; ARCHITECTURE ADO OF TIMER IS COMPONENT CNT10PORT(CLK:I
9、N STD_LOGIC;RST:IN STD_LOGIC;CIN:IN STD_LOGIC;CNT_VAL:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT :OUT STD_LOGIC);END COMPONENT; COMPONENT CNT6PORT(CLK :IN STD_LOGIC;RST :IN STD_LOGIC;CIN :IN STD_LOGIC;CNT_VAL:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END COMPONENT; COMPONENT CNT2PORT(CLK: IN S
10、TD_LOGIC;RST: IN STD_LOGIC;CIN: IN STD_LOGIC;CNT_VAL:INOUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT :OUT STD_LOGIC);END COMPONENT; COMPONENT CNT4PORT (CLK:IN STD_LOGIC;RST:IN STD_LOGIC;CIN:IN STD_LOGIC;CNT_VAL:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END COMPONENT; SIGNAL SEG_BUF1,SEG_BUF2,SEG_
11、BUF3,SEG_BUF4:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL SEG_BUF5,SEG_BUF6,SEG_BUF7,SEG_BUF8:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL SEG_CNT :STD_LOGIC_VECTOR(2 DOWNTO 0); SIGNAL SEG_TEMP:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL COUT:STD_LOGIC_VECTOR(5 DOWNTO 0); SIGNAL CLK:STD_LOGIC;BEGINPROCESS (CLK3)BEGINIF C
12、LK3EVENT AND CLK3=1 THENCLK SEG_TEMP SEG_TEMP SEG_TEMP SEG_TEMP SEG_TEMP SEG_TEMP SEG_TEMP SEG_TEMP NULL;END CASE;END PROCESS;PROCESS (SEG_TEMP)BEGINCASE SEG_TEMP ISWHEN “0000“ = SEG_DA SEG_DA SEG_DA SEG_DA SEG_DA SEG_DA SEG_DA SEG_DA SEG_DA SEG_DA SEG_DA SEG_DA SEG_DA SEG_DA SEG_DA SEG_DACLK5,RST=R
13、ST1,CNT_VAL=SEG_BUF1,COUT=COUT(0),CIN=1);U2 : CNT6 PORT MAP (CLK=CLK5,RST=RST1,CNT_VAL=SEG_BUF2,COUT=COUT(1),CIN=COUT(0);U3 : CNT10 PORT MAP (CLK=CLK5,RST=RST1,CNT_VAL=SEG_BUF4,COUT=COUT(2),CIN=COUT(1);U4 : CNT6 PORT MAP (CLK=CLK5,RST=RST1,CNT_VAL=SEG_BUF5,COUT=COUT(3),CIN=COUT(2);U5 : CNT4 PORT MAP
14、 (CLK=CLK5,RST=RST1,CNT_VAL=SEG_BUF7,COUT=COUT(4),CIN=COUT(3);U6 : CNT2 PORT MAP (CLK=CLK5,RST=RST1,CNT_VAL=SEG_BUF8,COUT=COUT(5),CIN=COUT(4);END ADO; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_SIGNED.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY CNT10
15、 ISPORT(CLK :IN STD_LOGIC;RST :IN STD_LOGIC;CIN :IN STD_LOGIC;CNT_VAL:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC); END CNT10; ARCHITECTURE BEHAVE OF CNT10 IS SIGNAL CNT_T:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PROCESS(CLK)BEGIN IF RST=1 THENCNT_T=“0000“;ELSIF CLKEVENT AND CLK=1 THENIF CIN=1 THE
16、NIF CNT_T/= 9 THENCNT_T=CNT_T+1;ELSE CNT_T=“0000“;END IF;END IF;ELSE CNT_T=CNT_T;END IF;END PROCESS;COUT=1 WHEN CNT_T=9 AND CIN=1 ELSE 0 ;CNT_VAL=CNT_T;END BEHAVE; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_SIGNED.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY cnt6 ISPORT(CLK :IN STD_LOGIC;RST :IN STD_LOGIC;
