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1、1随着信息宽带化和高速化的发展，以前的低速PCB已完全不能满足日益增长信息化发展的需要，人们对通信需求的不断提高，要求信号的传输和处理的速度越来越快，相应的高速PCB的应用也越来越广，设计也越来越复杂。高速电路有两个方面的含义，一是频率高，通常认为数字电路的频率达到或是超过45MHZ至50MHZ，而且工作在这个频率之上的电路已经占到了整个系统的三分之一，就称为高速电路；二是从信号的上升与下降时间考虑，当信号的上升时小于6倍信号传输延时时即认为信号是高速信号，此时考虑的与信号的具体频率无关。高速PCB的出现将对硬件人员提出更高的要求，仅仅依靠自己的经验去布线，会顾此失彼，造成研发周期过长，浪费财
2、力物力，生产出来的产品不稳定。高速电路设计在现代电路设计中所占的比例越来越大，设计难度也越来越高，它的解决不仅需要高速器件，更需要设计者的智慧和仔细的工作，必须认真研究分析具体情况，解决存在的高速电路问题。一般说来主要包括三方面的设计：信号完整性设计、电磁兼容设计、电源完整性设计。在电子系统与电路全面进入1GHz以上的高速高频设计领域的今天，在实现VLSI芯片、PCB和系统设计功能的前提下具有性能属性的信号完整性问题已经成为电子设计的一个瓶颈。从广义上讲，信号完整性指的是在高速产品中有互连线引起的所有问题，它主要研究互连线与数字信号的电压电流波形相互作用时其电气特性参数如何影响产品的性能。传统
3、的设计方法在制作的过程中没有仿真软件来考虑信号完整性问题，产品首次成功是很难的，降低了生产效率。只有在设计过程中融入信号完整性分析，才能做到产品在上市时间和性能方面占优势。对于高速PCB设计者来说，熟悉信号完整性问题机理理论知识、熟练掌握信号完整性分析方法、灵活设计信号完整性问题的解决方案是很重要的，因为只有这样才能成为21世纪信息高速化的成功硬件工程师。信号完整性的研究还是一个不成熟的领域，很多问题只能做定性分析，为此，在设计过程中首先要尽量应用已经成熟的工程经验；其次是要对产品的性能做出预测和评估以及仿真。在设计过程中可以不断积累分析能力，不断创新解决信号完整性的方法，利用仿真工具可以得到
4、检验。2第二章：第二章：Candence Allegro PCB 简介简介2.1 高速高速PCB的设计方法的设计方法2.1.1 传统的传统的PCB设计方法设计方法如图2.1是传统的设计方法，在最后测试之前，没有做任何的处理，基本都是依靠设计者的经验来完成的。在对样机测试检验时才可以查找到问题，确定问题原因。为了解决问题，很可能又要从头开始设计一遍。无论是从开发周期还是开发成本上看，这种主要依赖设计者经验的方法不能满足现代产品开发的要求，更不能适应现代高速电路高复杂性的设计。所以必须借助先进的设计工具来定性、定量的分析，控制设计流程。图2.1 图2.22.1.2 Cadence的的PCB设计方法
5、设计方法现在越来越多的高速设计是采用一种有利于加快开发周期的更有效的方法。先是建立一套满足设计性能指标的物理设计规择，通过这些规则来限制PCB布局布线。在器件安装之前，先进行仿真设计。在这种虚拟测试中，设计者可以对比设计指标来评估性能。而这些关键的前提因素是要建立一套针对性能指标的物理设计规则，而规则的基础又是建立在基于模型的仿真分析和准确预测电3气特性之上的，所以不同阶段的仿真分析显得非常重要。Cadence 公司针对 PCB Design Studio 发布一个功能非常实用的高速电路设计及信号完整性分析的工具选件Allegro PCB，利用这个仿真软件能够根据叠层的排序，PCB 的介电常数
6、，介质的厚度，信号层所处的位置以及线宽等等来判断某一 PCB 线条是否属于微带线、带状线、宽带耦合带状线，并且根据不同的计算公式自动计算出信号线的阻抗以及信号线的反射、串扰、电磁干扰等等，从而可以对布线进行约束以保证 PCB 的信号完整性。在布线时利用Interconnect Designer工具设置各种约束条件，这些约束条件包括了范围广泛的物理和电气性能参数，如常见的PCB线宽，过孔数目，阻抗范围，还有峰值串扰，过冲特性，信号延时，阻抗匹配等，用仿真的结果做出在PCB中对时序、信号完整性、电磁兼容、时间特性及其他相关问题上做出最优化的设计。Cadence软件针对高速PCB的设计开发了自己的设
7、计流程，如图2它的主要思想是用好的仿真分析设计来预防问题的发生，尽量在PCB制作前解决一切可能发生的问题。与左边传统的设计流程相比，最主要的差别是在流程中增加了控制节点，可以有效地控制设计流程。它将原理图设计、PCB布局布线和高速仿真分析集成于一体，可以解决在设计中各个环节存在的与电气性能相关的问题。通过对时序、信噪、串扰、电源结构和电磁兼容等多方面的因素进行分析，可以在布局布线之前对系统的信号完整性、电源完整性、电磁干扰等问题作最优的设计。2.2 SpecctraQuest Interconnect Designer在高速在高速PCB设计中的应用设计中的应用2.2.1 高速系统设计的若干问题
8、高速系统设计的若干问题“高速”设计并不是只适用于以较高时钟速率运行的设计，随着驱动器的上升和下降时间缩短，信号完整性和EMC问题就会加大。如果所用片子的信号和时钟边沿速率为1至2ns或更快，即使运行在几兆赫的板子也要精心考虑。信号传递速度快的板子在设计时就要采用虚拟样板，先对系统功能进行透彻的仿真，然后决定电路图的布局布线。所谓虚拟样板是供设计者先行模拟仿真的系统模4型。对模拟样板进行仿真，是为了分析信号的完整性和EMC性能，这意味着样板里必须有足够精确的器件模型。片子模型通常有两类：一类是功能级；另一类是电路/器件级，后者一般用的是Spice语言或类似Spice的语言。功能级模型用于对系统级
9、整体设计的评估，而电路/器件模型则用于对设计内部各个零部件进行精确分析，找出难以鉴定的隐患。对这两类模型都要进行仿真，并检查器件互连及板子通路。2.2.2 SpecctraQuest interconnect Designer的性能简介的性能简介SpecctraQuest interconnect Designer是Cadence公司为了满足高速系统和板级设计需要而开发的工程设计环境。它将功能设计和物理实际设计有机的结合在一起。设计工程师能在直观的环境中探索并解决与系统功能息息相关的高速设计问题。在进行实际的布局和布线之前，SpecctraQuest Interconnect Designer
10、使设计工程师在时间特性，信号完整性，EMI，散热及其他相关问题上作出最优化的设计。这种统一的考虑不仅在单块板的系统中得到完美体现，更能在多块板构成的系统中，包括ASIC芯片，电路板，连接电缆，插接件等之间的连接进行分析。SpecctraQuest可以接受许多第三方厂商的网络表信息，时间特性数据（例如IBIS模型） ，提供了强大且易用的高速设计必须考虑的参数设置环境。元件的IBIS仿真模型由元件的制造商提供，也可以自定义元件的模型。IBIS (input/output buffer information) 输入/输出缓冲器信息规范,是一个元件的标准模型信息。IBIS模型是一种基于V/I曲线的对
11、I/O 缓冲器快速准确建摸的方法,是反映芯片驱动和接收电气特性的一种国际标准,它提供一种标准的文件格式来记录如驱动器输出阻抗、上升/下降时间及输出负载等参数,非常适合做振铃( ringing) 和串扰(crosstalk) 等高频效应的计算与仿真。IBIS模型是用于描述I/O 缓冲信息特性的模型,一个输出输入端口的行为描述可以分解为一系列的简单的功能模块,由这些简单的功能模块就可以建立起完整的IBIS模型,包括封装所带来的寄生参数、硅片本身的寄生电容、电源或地的嵌压保护电路、门限和使能逻辑、上拉和下拉电路等。在SpecctraQuest的参数设置环境中你可以针对不同设计要求规定不同的约束条件。
12、这些不同的约束条件可以通过参数分配表分配给电路板上不同的特定区域，或者分配给某一个信号组（group） ，甚至具体到某一个网络。这些约束5条件包括了范围广泛的物理和电气性能参数，如常见的PCB线宽，过孔数目，阻抗范围，还有峰值串扰，过冲特性，信号延时，阻抗匹配等。SpecctraQuest内部包括SigNoise信号完整性分析工具，SigNoise能接受IBIS， Elecmodel和Quad模型，转换成其独特的设计模型化语言（DML）以完成复杂I/O结构的建模。这种结构内有可编程驱动强度缓冲器，动态上拉/下拉I/O缓冲器和动态钳位二极管。这种复杂的I/O结构模型是纯IBIS模型难以作到的。D
13、ML语言以Spice语言为基础，把IBIS模型嵌套在较大的宏模型中，在较大的Spice模型中有功能性IBIS模型，因此SigNoise能以快得多的速度进行仿真，而这种速度是纯Spice模型所无法达到的。SpecctraQuest对高速系统的信号完整性分析和波形仿真，在高速系统设计中具有指导意义。设计者可以在电路板预布局的情况下，就可以对系统特性进行仿真，而且实践证明，仿真结果不好的布局，在完成布线后的仿真结果也不好。在进行布局的调整，完成布线后，再进行仿真，对于效果不好的网络分析原因，再加以针对性的改进，直至得到满意的布线结果。SpecctraQuest仿真流程如下：6图2.3 第三章第三章
14、信号完整信号完整性分析概论性分析概论3.1 信号完整性信号完整性（Signal Integrity）概念）概念信号完整性是指信号在信号线上的质量。信号具有良好的信号完整性是指当在需要的时候，具有所必需达到的电压电平数值。差的信号完整性不是由某一因素导致的，而是由板级设计中多种因素共同引起的。特别是在高速电路中，所使用的芯片的切换速度过快、端接元件布设不合理、电路的互联不合理等都会引起信号的完整性问题。具体主要包括串扰、反射、过冲与下冲、振荡、信号延迟等。3.2 信号完整信号完整性的引发因素性的引发因素信号完整性问题由多种因素引起，归结起来有反射、串扰、过冲和下冲、7振铃、信号延迟等，其中反射和
15、串扰是引发信号完整性问题的两大主要因素。3.2.1 反射反射(reflection)反射和我们所熟悉的光经过不连续的介质时都会有部分能量反射回来一样，就是信号在传输线上的回波现象。此时信号功率没有全部传输到负载处，有一部分被反射回来了。在高速的PCB中导线必须等效为传输线，按照传输线理论，如果源端与负载端具有相同的阻抗，反射就不会发生了。如果二者阻抗不匹配就会引起反射，负载会将一部分电压反射回源端。根据负载阻抗和源阻抗的关系大小不同，反射电压可能为正，也可能为负。如果反射信号很强，叠加在原信号上，很可能改变逻辑状态，导致接收数据错误。如果在时钟信号上可能引起时钟沿不单调，进而引起误触发。一般布
16、线的几何形状、不正确的线端接、经过连接器的传输及电源平面的不连续等因素均会导致此类反射。另外常有一个输出多个接收，这时不同的布线策略产生的反射对每个接收端的影响也不相同，所以布线策略也是影响反射的一个不可忽视的因素。3.2.2 串扰（串扰（crosstalk）串扰是相邻两条信号线之间的不必要的耦合，信号线之间的互感和互容引起线上的噪声。因此也就把它分为感性串扰和容性串扰，分别引发耦合电流和耦合电压。当信号的边沿速率低于lns时，串扰问题就应该考虑了。如果信号线上有交变的信号电流通过时，会产生交变的磁场，处于磁场中的相邻的信号线会感应出信号电压。一般PCB板层的参数、信号线间距、驱动端和接收端的电气特性及信号线的端接方式对串扰都有一定的影响。在Cadence的信号仿真工具中可以同时对6条耦合信号线进行串扰后仿真，可以设置的扫描参数有：PCB的介电常数，介质的厚度，沉铜厚度，信号线长度和宽度，信号线的间距。仿真时还必须指定一个受侵害的信号线，也就是考察另外的信号线对本条线路的干扰情况，激励设置为常高或是常低，
