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1、十六十六进进制制 7 段数段数码显码显示示译码译码器器设计设计程序代码 module LED(A,LED7S);input 3:0A;output 6:0LED7S;reg 6:0LED7S;always (A) begin: LEDcase(A) 4b0000: LED7S=7b0111111;4b0001: LED7S=7b0000110;4b0010: LED7S=7b1011011;4b0011: LED7S=7b1001111;4b0100: LED7S=7b1100110;4b0101: LED7S=7b1101101;4b0110: LED7S=7b1111101;4b0111:
2、 LED7S=7b0000111;4b1000: LED7S=7b1111111;4b1001: LED7S=7b1101111;4b1010: LED7S=7b1110111;4b1011: LED7S=7b1111100;4b1100: LED7S=7b0111001;4b1101: LED7S=7b1011110; 4b1110: LED7S=7b1111001; 4b1111: LED7S=7b1110001; default: LED7S=7b0111111; endcaseendendmodule 波形图RTL 图实验心得：了解了一些 7 段显示译码器的 verilog 硬件设计，编写源程序有很多需要注意的 地方，虽然在原理上与数字钟大同小异，但是在很多细节上还是有很大的改动， 一开始时 出现了比较多的错误，但参阅了教材，经过努力终于将问题一一解除，还是成功的完成了 实验设计。觉得和做任何事情都一样要有勇气尝试。做实验先确定目的，遇到复杂的问题 的时候，不要轻易放弃，学会分步完成。对 quartus 有了进一步的学习和认识，对 Verilog 也有了深入了解。学会 了 7 段数码显示译码器的 Verilog 的硬件设计，学会了利用计数 器模块消除抖动。
