《汽车尾灯控制Verilog语言》由会员分享，可在线阅读，更多相关《汽车尾灯控制Verilog语言（11页珍藏版）》请在金锄头文库上搜索。
1、郑州科技学院郑州科技学院 EDA（电子设计自动化）设计报告题 目 汽车尾灯控制设计 学生姓名 专业班级 09 电 科 一 班 学 号 200931021 所 在 系 电气工程学院 任课教师 完成时间 2012 年 12 月 25 日 目目 录录1设计的基本要求.12系统组成及原理图.13各组成模块原理及程序.23.1 时钟分频模块.23.2 汽车尾灯主控模块.33.3 左边灯控制模块.43.4 右边灯控制模块.54仿真分析.64.1 分频模块仿真及分析.64.2 汽车尾灯主控模块仿真及分析.64.3 左边灯控制模块仿真及分析.74.4 右边灯控制模块仿真及分析.84.5 整个系统仿真及分析.8
2、5心得体会.91汽车尾灯控制器设计汽车尾灯控制器设计1 1设计的基本要求设计的基本要求设汽车尾部左右两侧各有 3 盏指示灯（转弯灯、刹车灯、雾灯） ，根据现代交通规则，汽车尾灯控制器应满足以下基本要求1.汽车正常行驶时指示灯都不亮。2.汽车转弯时，对应侧的转弯灯亮。3.汽车刹车时，两侧的刹车灯亮。4.汽车在夜间或大雾天行驶时，两侧雾灯一直亮2 2系统组成及原理图系统组成及原理图汽车尾灯控制器就是一个状态机的实例。当汽车正常行驶时所有指示灯都不亮；当汽车向右转弯时，汽车右侧的指示灯 RD1 亮；当汽车向左侧转弯时，汽车左侧的指示灯 LD1 亮；当汽车刹车时，汽车右侧的指示灯 RD2 和汽车左侧的
3、指示灯 LD2 同时亮；当汽车在夜间行驶时，汽车右侧的指示灯 RD3 和汽车左侧的指示灯 LD3 同时一直亮。通过设置系统的输入信号：系统时钟信号 CLK，汽车左转弯控制信号 LEFT，汽车右转弯控制信号 RIGHT，刹车信号 BRAKE，夜间行驶信号 NIGHT 和系统的输出信号：汽车左侧 3 盏指 RD1、RD2、RD3 实现以上功能。系统的整体组装设计原理如图 1 所示。图 1 系统的整体组装设计原理CLKLPLRBRAKENIGHTLEDLLEDBLEDNLCinstCLKRPLRBRAKENIGHTLEDRLEDBLEDNRCinst2CLKCPSZinst3AND2inst4AND
4、2inst5LD1OUTPUTLD2OUTPUTLD3OUTPUTRD1OUTPUTRD2OUTPUTRD3OUTPUTVCCCLKINPUTVCCLEFTINPUTVCCRIGHTINPUTVCCBRAKEINPUTVCCNIGHTINPUTLEFTRIGHTBRAKENIGHTLPRPLRBRAKE_LEDNIGHT_LEDCTRLinst123 3各组成模块原理及程序各组成模块原理及程序汽车尾灯控制器有 4 个模块组成，分别为：时钟分频模块、汽车尾灯主控模块，左边灯控制模块和右边灯控制模块，以下介绍各模块的详细设计。3.1 时钟分频模块整个时钟分频模块的工作框图如图 3.1 所示。CLK
5、 CP图 3.1 时钟分频模块工作框图时钟分频模块由 Verilog 程序来实现，下面是其中的一段 Verilog 代码：/分频模块 always(posedge clock) begin if(a_temp=9999) begin f1=f1; a_temp=0; end else a_temp=a_temp+1; end always(posedge clock)/ 1hz begin if(b_temp=9999999)begin f2=f2; b_temp=0; end elseb_temp=b_temp+1; end 3always(posedge f2) begin if(temp
6、02) temp0=temp0+1; else temp0=0; end always(posedge f2) begin i=i; end 3.2 汽车尾灯主控模块汽车尾灯主控模块工作框图如图 3.2 所示。.LEFT LPRIGHT RPBRAKE LRNIGHT BRAKE_LEDNIGHT_LEDCTRL图 3.2 主控模块工作框图汽车尾灯主控模块由 Verilog 程序来实现，下面是其中的一段 Verilog 代码：modulelight(clock,turnl,turnr,ordinary,brake,lightr,lightl); input clock,turnl,turnr,
7、ordinary,brake; output lightr,lightl; reg2:0 lightr; reg2:0 lightl; integer temp0; 4integer a_temp; integer b_temp; reg f1,f2,i; 3.3 左边灯控制模块 左边灯控制模块的工作框图如图 3.4 所示。CLK LP LEDLLR LEDBBRRAKE LEDNNIGHT LC图 3.3 左边灯控制模块的工作框图左边灯控制模块由 Verilog 程序来实现，下面是其中的一段 Verilog 代码：always(posedge f1) begin if(turnl=1ligh
8、tr=3b000;end 1:begin lightl=3b010;lightr=3b000;end 2:begin lightl=3b001;lightr=3b000;end endcase end else if(brake=1) begin case(i) 0: begin lightl=3b111; 5lightr=3b111; end 1:begin lightl=3b000; lightr=3b000; end endcase end 3.4 右边灯控制模块右边灯控制模块的工作框图如图 3.4 所示。CLK RP LEDRLR LEDBBRRAKE LEDNNIGHT RC图 3.
9、4 右边灯控制模块的工作框图右边灯控制模块由 Verilog 程序来实现，下面是其中的一段 Verilog 代码：else if(turnr=1lightl=3b000;end 1:begin lightr=3b010;lightl=3b000;end 2:begin lightr=3b001;lightl=3b000;end endcase end else 6begin lightl=3b000; lightr=3b000; end end endmodule 4仿真分析仿真分析4.1 分频模块仿真及分析分频模块由 Verilog 程序实现后，其仿真图如图 4.1 所示。图 4.1 分频模
10、块仿真图对其仿真图进行仿真分析：如图所示,首先生成一个 600ns 的时钟脉冲，通过时钟分频把 600ns 的脉冲分成一个 40ns 的脉冲，实现了信号同步。4.2 汽车尾灯主控模块仿真及分析汽车尾灯主控模块由Verilog程序实现后，其仿真图如图 4.2 所示。7图 4.2 主控模块时序仿真图对时序仿真图进行分析：RIGHT，LEFT,NIGHT,BRAKE 为输入信号，RIGHT 为 1 表示右转，LEFT 为 1 表示左转，NIGHT 为 1 表示夜间行路，BRAKE 为 1 表示刹车。RP,LP,NIGHT_LED,BRAKE_LED 为输出信号。如图所示：当 RIGHT 为 1 时，
11、产生一个RP 为 1 的信号脉冲输出，当 LEFT 为 1 时，产生一个 LP 为 1 的信号脉冲输出，当 NIGHT为 1 时，产生一个 NIGHT_LED 为 1 的信号脉冲输出。当 BRAKE 为 1 时，产生一个BRAKE_LED 为 1 的信号脉冲输出。4.3 左边灯控制模块仿真及分析左边灯控制模块由 Verilog 其仿真图如图 4.3 所示。图 4.3 左边灯控制模块时序仿真图对时序仿真图进行分析：LP，LR,NIGHT,BRAKE 为输入信号，LP 为 1 表示左转，LR 为 1 表示右转，NIGHT 为 1 表示夜间行路，BRAKE 为 1 表示刹车。LEDL,LEDB,LE
12、DN 为输出信号,表示汽车左侧的三盏灯。如图所示：当 LP 为 1 时，LEDL8输出为 1 表示左侧灯亮，当 BRAKE 为 1 时，LEDB 输出为 1 表示左侧灯亮，当 NIGHT为 1 时，LEDN 输出为 1 表示左侧灯亮。当 LR 为 1 时，左侧三盏灯输出均为 0。即没有灯亮。4.4 右边灯控制模块仿真及分析右边灯控制模块由 Verilog 其仿真图如图 4.4 所示。图 4.4 右边灯控制模块时序仿真图对时序仿真图进行分析：RP，LR,NIGHT,BRAKE 为输入信号，LR 为 1 表示左转，RP 为 1 表示右转，NIGHT 为 1 表示夜间行路，BRAKE 为 1 表示刹车。LEDR,LEDB,LEDN 为输出信号,表示汽车右侧的三盏
