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1、上海交通大学硕士学位论文一种高速流水线型模数转换器的设计与实现姓名：许洁皓申请学位级别：硕士专业：微电子学与固体电子学指导教师：戴庆元20081231上海交通大学硕士学位论文 一种高速流水线型模数转换器的设计与实现一种高速流水线型模数转换器的设计与实现 摘 要 基于通讯系统对高速高精度模数转换器的需求,本文完成了一个1.8 伏电源电压 12 比特 80MHz 采样率的流水线型模数转换器的设计。 模数转换器采用每级 1.5 位结构， 一共 11 级流水线。 另外电路的子模块设计具有如下特点： 采用了电容翻转式的采样保持电路从而获取高速的前端采样；设计了栅压自举开关提高了采样的线性度；针对低电源电
2、压环境设计了高增益的两级式运算放大器； 采用动态比较器以降低每级的功耗；采用两相不交叠时钟提高了电路时钟周期的利用率。同时，在电路的设计中参考使用了多种降低功耗的方法。 芯片采用 TSMC 0.18m，混合信号 1P6M CMOS 工艺，电源电压为 1.8V。 整个系统中的每一个模块都通过了功能仿真， 达到了所需要的性能指标。 整体仿真表明在80MHz采样频率5MHz的模拟输入时， SFDR能够达到 105.7dB，SNDR 能达到 71.6dB。有效位数为 11.6 位，核心电路功率为 118mW。 关键词：流水线模数转换器，采样保持，栅压自举开关，两级运放，余量增益电路 上海交通大学硕士学
3、位论文 DESIGN AND REALIZATION OF HIGH SPEED PIPELINE ADC ABSTRACT Based on the requirements of communication system with theories and application of high speed and high resolution ADC, the optimum structure of a 1.8V 12bit 80Msps Pipeline CMOS ADC is obtained. The pipeline ADC has eleven stages and eac
4、h stage has 1.5bit digital output. The circuit includes a modified sample-and-hold circuit at the input of the ADC that makes the circuit much faster. A bootstrapped switch is designed to better the linearity and a high gain two-stage op-amp is used to meet the needs of design. Dynamic comparator is
5、 also used to lower the power dissipation. The whole circuit is controlled by a two-phase non-overlapping clock. Meanwhile, a few methods are used to lower the power dissipation. The ADCs design is based on the TSMC 0.18m, mixed signal 1P6M process, which provides MIM capacitor. Every module of the
6、circuit has 上海交通大学硕士学位论文 been simulated and meets the needs of our design. The simulation result shows that with a sample rate of 80MHz and analog input signal of 5MHz, the SFDR reaches 105.7dB and the SNDR reaches 71.6dB. The ENOB is 11.6 bit and the power dissipation is 118mW. KEY WORDS: Pipeline
7、ADC, Sample-and-hole, Bootstrapped switch, two-stage op-amp, MDAC 上海交通大学上海交通大学 学位论文原创性声明学位论文原创性声明 本人郑重声明：所呈交的学位论文，是本人在导师的指导下，独立进行研究工作所取得的成果。除文中已经注明引用的内容外，本论文不包含任何其他个人或集体已经发表或撰写过的作品成果。对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式标明。本人完全意识到本声明的法律结果由本人承担。 学位论文作者签名：许洁皓许洁皓 日期：2009 年 3 月 15 日上海交通大学上海交通大学 学位论文版权使用授权书学位论文版
8、权使用授权书 本学位论文作者完全了解学校有关保留、使用学位论文的规定，同意学校保留并向国家有关部门或机构送交论文的复印件和电子版，允许论文被查阅和借阅。本人授权上海交通大学可以将本学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。 保密保密，在 年解密后适用本授权书。 本学位论文属于 不保密不保密。 （请在以上方框内打“” ） 学位论文作者签名：许洁皓 指导教师签名：戴庆元 日期：2009 年 3 月 15 日 日期：2009 年 3 月 15 日上海交通大学硕士学位论文 1 第一章第一章 绪论绪论 1.1 概述概述 目前， 随着集成电路制
9、造工艺的发展， 电路的集成度越来越好。 片上系统 （SOC）已经成为集成电路的发展趋势1。它需要将数字与模拟模块集成在同一个硅片上，以降低成本，降低功耗。对这种数模混合 IC 而言，CMOS 工艺在成本和功耗上有着很大的优势。 而随着工艺的提升， CMOS 工艺在速度上也可以接近 Bipolar 工艺2。 在信号处理与传输领域，由于数字信号有着比模拟信号更容易处理、分析、存储的优点，越来越多对模拟信号的处理转变为对数字信号的处理。而在生活中，无论影像、声音、传感器信号等各类信号都是模拟信号。因此，我们需要将模拟信号转变为数字信号进行处理。在系统处理完以后，我们还需要将数字信号重新转换成模拟信号
10、来对外界进行控制，如图 1-1 所示。因此，在这种混合信号系统中，将模拟信号转变成数字信号的模数转换器（Analog-to-Digital Converter, ADC）就成为了一个系统的关键。作为数字处理器与模拟世界的接口，它的性能往往是整个系统的瓶颈所在3。随着数字处理技术在高分辨率图像领域的应用，对高精度，高速度的ADC 的需求也日益迫切。 图 1-1 信号处理框图 Figure 1-1 General diagram for signal processing 在众多种类的 CMOS 模数转换器架构中， 流水线型模数转换器有着高速的输入性能和快速的处理能力。在本论文所涉及的设计中，针对
11、高速高精度流水线型模数转换器进行设计和仿真，并在设计的过程中尽可能地减小功耗。 上海交通大学硕士学位论文 2 1.2 研究背景及应用意义研究背景及应用意义 随着无线网络技术、数字信号处理技术、计算机技术和高速数据采集技术的不断发展，高速高精度的模数转换器被广泛应用于数字通信、自动控制等领域。例如数字高清电视（HDTV） 、数字摄像机、医疗成像设备以及便携式通讯设备等等，都对模数转换器提出了更高的要求。数字电视就是一个非常典型的应用。数字电视相对传统模拟电视来说，图像质量更稳定，传输距离更远，而且有着不宜受到干扰的优点，被广泛应用于移动电视及楼宇广播系统中4。 近年来，模数转换器的快速发展也给数
12、字电视带来了巨大生机。图 1-2 即为数字电视传输系统框图5。从图中我们可以看到，发送端由摄像机产生的模拟电视图像信号，经过 A/D 变换后，变成数字视频信号进入信源编码中。而另外一路则是由麦克风采集的声音信号经过 A/D 变换进入音频编码。 在这之后， 包括整个传输过程，都将采用数字信号来完成，直到最后经过 D/A 变换，恢复出图像和声音。 图 1-2 数字电视传输系统框图 Figure 1-2 Diagram for digital TV transmission system 在这个系统中，ADC 的精度和速度将决定电视信号的分辨率、颜色位深、播放码率等重要参数。而 ADC 的线性度将直
13、接影响图像播放的准确度。尤其对于数字高清电视而言，ADC 的速度将直接决定分辨率是否能达到高清标准。实际情况中，我们一般对 RGB 三色使用三个 ADC 分别进行转换， 从而降低设计难度。 即便如此，上海交通大学硕士学位论文 3 数字电视更高的分辨率和更高的码率正不断对 ADC 的性能提出了更高的要求。 1.3 国内外研究现状及发展趋势国内外研究现状及发展趋势 自 70 年代以来，随着设计技术的发展和生产工艺的进步，一些著名的生产厂商和研发单位相继成功设计出了大量的 A/D 转换芯片， 尤其是对一些高性能的研究非常活跃。比如全并行（flash） 、折叠-插值（folding and inter
14、polating） 、过采样-、流水线（pipeline）和并行时间交织（parallel time interleave）等结构6。其中，采用全并行结构和折叠-插值结构是现有结构中速度最快的7。前者采用全并行结构，从输入到输出延迟最小。不过由于随着分辨率的增长，其采用的比较器呈几何级数的增长， 全并行结构往往只能获取较低的分辨率。 后者虽然弥补了全并行结构的缺点，但折叠-插值结构限制了输入信号带宽，且对电路的匹配要求相当高，因此不利于CMOS 工艺的实现。过采样-结构在现在使用的非常广泛，它通过采样和噪声整形可以得到很高的分辨率，其实质就是以牺牲速度来换取精度。一个典型的-结构 ADC 可以
15、达到 12-16 位甚至更高的分辨率，但是在相应处理信号的速度上受到了很大的限制8。流水线结构 ADC 其实是从两步式（Two step）结构中发展而来的，它通过将转换范围分区和信号分步转换来获取电路规模和功耗的减小，再在各级之间加入采样保持放大器（SHA）电路，使得各级都能够并行工作，大大提高了速度。并行时间交织结构是当前研究的热点，它将几路结构一致的 ADC 组合起来，对同一个信号进行交织采样，以此来达到单个 ADC 所不能达到的速度。但是，通道间的失调和增益的不匹配，以及非均匀采样等问题使得其难以达到较高的精度9。 流水线结构 ADC 由于其分区转换， 流水操作的特点， 在实现较高精度模
16、数转换的同时还能保持较高的速度和较低的功耗10。在实际的设计中，流水线 ADC 的精度要受到许多工艺和电路非理想因素的影响，最重要的三个就是电容失配、比较器失调和运算跨导放大器（OTA）增益和带宽的非无限性等。当前对 CMOS 流水线ADC 的研究正是基于这些方面展开的11： 上海交通大学硕士学位论文 4 1）速度优化 整个电路的速度主要受运放建立时间和比较器响应速度的影响，研究工作主要集中在优化单级电路的建立特性上：提高运放增益以保证系统精度同时确保运放的大带宽、运放压摆率增强设计、压摆区和线性建立区的合理分割等。 2）精度优化 对于 10 位及以上分辨率的 ADC 电路，所需达到的精度已经超过了现有工艺能够实现的电容匹配的极限，必须采用一定的校正措施。根据所处理信号域的不同，校正技术可以分为数字校正和模拟校正。数字校正的重点是采用算法逻辑等后台处理技术来消除电路对温度、误匹配等产生的影响；模拟校正中的电容误差平均技术一度也非常的活跃，但是它需要一个额外的时钟周
