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1、电子科技大学电子科技大学实实 验验 报报 告告学生姓名：聂英豪学生姓名：聂英豪 学学 号：号：2012079150013 指导教师：黄志奇指导教师：黄志奇日日 期：期： 年年 月月 日日一、实验室名称：一、实验室名称： 现代测试技术实验室二、实验项目名称：二、实验项目名称：基于 NEXYS2 FPGA 开发板的数码管扫描显示特定数字三、实验原理：三、实验原理：1：FPGA（FieldProgrammable Gate Array） ， 即现场可编程门阵列，它是在 PAL、GAL、CPLD 等可编程器件的基础上进一步发展的产物。它是作为专用集成电路 (ASIC)领域中的一种半定制电路而出现的，既
2、解决了定制电路的不足，又克服了原有可编 程器件门电路数有限的缺点。 2：利用 Xilinx ISE 14.4 软件进行 Verilog 的编程与仿真，然后将生成的 bit 文件下载至 NEXYS2 开发板上，可以观察到实验现象。四、实验目的：四、实验目的：1：熟悉掌握 FPGA 开发实验流程。 2：掌握 Verilog 语言的基本编程。 3：学习掌握时序电路等知识。五、实验内容：五、实验内容：1：学习并掌握数码管扫描显示流程。 2：使用 Xilinx ISE14.4 编程相应 Verilog 程序。 3：将程序下载至 NEXYS2 开发板上观察现象。六、实验器材（设备、元器件）：六、实验器材（
3、设备、元器件）：1) 计算机（安装 Xilinx ISE 14.4 软件平台） ； 2) NEXYS2 FPGA 开发板一套（带 USB-MIniUSB 下载线） 。七、实验步骤：七、实验步骤：1：确定实验流程：开始时钟分频使用移位寄存 器将预置数值 保存数码管显示对 应数值结束2：编写时钟分频模块。程序如图，clk190 代表 190HZ 时钟，用于数码管的扫描显示，clk3 代表 3HZ 时钟，用于 数码管的滚动。部分仿真如图：3：编写移位寄存器模块。程序如图，msg_array 保存了 64 位十六进制数值，作为预置数值，在时钟的触发边沿 进行移位。部分仿真如下：4：编写数码管滚动显示模
4、块。5：编写 top 文件对上述模块进行整合调用。程序如图，利用 clkdiv 模块对预设 50Mhz 时钟进行 190HZ 和 3HZ 分频并用于移位寄 存器和数码管显示模块。6：编写 ucf 文件后下载至开发板观察现象。八、实验数据及结果分析：八、实验数据及结果分析：实验板现象如图：当按下复位按钮 clr=btn3时，显示如图：九、实验结论：九、实验结论：利用移位寄存器，成功的将预置数值以 3HZ 的频率在数码管上进行滚动显示，显示结 果与预期相同。十、总结及心得体会：十、总结及心得体会：1：通过实验加深了对 FPGA 的认识。 2：了解并学习到了时钟分频，移位寄存器等模块的 Verlilog 编程方法。报告评分：报告评分：指导教师签字：指导教师签字：
