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1、第 2 章 数字电子电路实验40实验实验 2.5 译码器及其应用译码器及其应用一、实验目的一、实验目的1、掌握 3 线8 线译码器的逻辑功能。2、掌握 3 线8 线译码器的应用。3、掌握用中规模集成芯片 74LS138 实现逻辑函数和数据分配器的方法。二、实验设备及材料二、实验设备及材料数字逻辑电路实验箱及扩展板；双踪示波器、芯片 74LS138（两片） 、74LS20。三、实验原理三、实验原理译码是编码的逆过程，将二进制代码所表示的信息翻译出来，称为译码。实现译码功能的电路称为译码器。译码器在数字电路中应用广泛，不仅用于代码的转换、终端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。
2、常用的译码器有二进制译码器，二十进制译码器和七段译码器。不同的功能可选用不同种类的译码器。二进制译码器是将 n 位二进制代码译成电路的 2n种输出状态。一般原理如图 2.5.1 所示。中规模 3 线8 线译码器集成芯片 74LS138 含有输入使能端，n 个输入端，2n个输出端。当使能端满足要求时，输入一组代码，输出对应十进制的只有一个低电平为有效电平，其余的输出为无效状态高电平。每一组输出所代表的函数对应于 n 个输入变量的最小项。二进制译码器实际上也是负脉冲输出的脉冲分配器，若利用使能端中的一个输入端输入数据信息，器件就成为一个数据分配器（又称为多路数据分配器） 。1、常用 3 线8 线译
3、码器是中规模集成芯片 74LS138。它有 3 个使能端、21EE 、E3 ，3 个地址输入端 A、B、C，译码输出 Y0Y7是以低电平信号为有效电平输出，引脚排列如图 2.5.2 所示。2、用 74LS138 译码器实现逻辑函数图 2.5.1 译码器的原理图 图 2.5.2 74LS138 的引脚排列实验 2.5 译码器及其应用41二进制译码器的输入代码包含了输入变量的全部取值组合，故在输出函数中可以得到输入变量的每一个最小项。由于任何逻辑函数都可以写成最小项之和的形式，因此，根据函数的最小项表达式，将这种译码器输出端通过简单的逻辑门电路，就可以得到所求的逻辑函数。其步骤为：（1）将逻辑函数
4、式改写为最小项表达式。 （2）确定译码器的输入变量，并用译码器的输出函数式表示所求的逻辑函数。 （3）按照译码器的输出函数式，画出译码器输出电路的连接图。注意：原组件输出为反函数时，例如，在输出端须加与非门。原组件110.,jYYY输出为原函数时，如 Y0，Y1Yj-1，在输出端须加或门。例： 用 3 线8 线集成芯片 74LS138 实现逻辑函数 )5 , 3 , 4 , 6(1mCBABCACBACABCBABCACAZ) 1 , 3 , 7(2mCBABCAABCCBABCZ令 A2=A，A1=B，A0=C，由于 74LS138 是反变量输出，故 654365341YYYYYYYYZ。
5、电路如图 2.5.3 所示。7317312YYYYYYZ四、实验内容四、实验内容1、74LS138 译码器逻辑功能测试（验证性实验）集成芯片 74LS138 的脚接地（GND） ，脚 VCC接电源（+5V） ，使能端 E3 为816高电平，使能端为低电平，输出端 Y0Y7分别接到 8 个发光二极管显示,以低电21EE 、平灭灯显示十进制数，输入端接逻辑拨位开关，输入二进制数据。实验结果记入表 2-5-1。 表 2-5-1 测试译码器 74LS138 逻辑功能表2、集成芯片 74LS138 译码器的应用（设计性实验）1将两个 3 线8 线译码器（74LS138 芯片）组合成一个 4 线16 线译
6、码器，画出电路连线图，自拟表格记录实验数据（在使用芯片 74LS138 时，一定要注意使能端使能端输入端 输 出E31E2ECBAY0Y1Y2Y3Y4Y5Y6Y71 1 100000 100001 100010 100011 100100 100101 100110 100111图 2.5.3 74LS138 实现逻辑函数第 2 章 数字电子电路实验42、E3 接入正确的电平，使能端高电平不能悬空，必须接至高电平上，或接至21EE 、+5 V） 。（2）用芯片 74LS138 和 74LS20 实现逻辑函数（设计性实验）利用 3 线8 线译码器能够产生 3 变量函数的全部最小项，实现 3 变量
7、逻辑函数。用 74LS138 实现逻辑函数。画出实现电路原理图ABCCBACBAABCF并实验验证。自拟表格记录实验数据（表格必须有使能端、输入端、输出端的数据） 。（3）用芯片 74LS138 实现数据分配器（验证性实验）用 74LS138 芯片实现数据分配器（如图 2.5.4 所示） 。若在使能端 E3 输入数据信息，使，021 EE地址码所对应的输出是 E3 数据的反码；若从端2E输入数据信息，令 E31，地址码所对应的01E输出是端数据信息的原码。若输入信息是时钟脉2E 冲，则数据分配器便成为时钟脉冲分配器。取时钟脉冲 CP 的频率约为 10kHz，要求分配器输出端的信号与 CP 输入信号同相。参照图70 YY 2.5.4 所示的电路，用示波器观察和记录在地址端 CBA分别取 000111 不同 8 种状态时，端的输出波70YY 形，注意输出的波形与输入 CP 波形的相位关系。 五、预习要求五、预习要求1、复习有关译码器与数据分配器的原理。2、根据实验任务，画出所需的实验线路及记录表格。 六、实验报告与思考题六、实验报告与思考题1、画出实验 2 和 3 的原理图，记录实验结果，进行分析和小结。2、掌握用 3 线8 线译码器实现逻辑函数的方法。图 2.5.4 74LS138 实现数据分配器
