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1、第九讲 分配与选择器、加法器、比较器及电路中竞争冒险本讲重点本讲重点1.集成数据分配与选择器、加法器、数值比较器原理及应用； 2.组合逻辑电路出现竞争冒险现象原因、危害及解决方法。本讲难点本讲难点1.利用集成数据选择器设计指定功能的组合逻辑电路方法； 2.组合逻辑电路中的竞争冒险现象产生原因及消除方法。教学手段教学手段本讲宜教师主导讲授，用多媒体演示为主、板书为辅。教学步骤教学步骤教学内容教学内容设计意图设计意图 表达方式表达方式1回顾 3 线入 8 线出集成 二进制译 码器内容。内容回内容回顾顾： ： 二二进进制制译码译码器器二进制译码器：最小项译码器、N 中取一译码器、n 线-N 线译码器
2、。n 个输入变量，二进制码的位数，N(2n)个输出变量。 3 线线8 线线制制译码译码器器 74HC138集成 3 线8 线制译码器 74HC138 输入/输出有效电平为：输入高电平/输出低电平有效。B0B1B1B0 B2B2E3B1B0B2Y7Y6Y5Y4Y3Y2Y1Y0E2E1EN3线线-8线线译译码码器器译译码码输输 入入 缓缓 冲冲使使能能控控制制输输 入入 使使 能能 选选 择择 输输 出出 123EEEB2 B1 B0 76543210YYYYYYYY0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0
3、1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 3线线8线线译译码码器器74HC138功功能能表表因要利用 74HC138 构成本次 课准备讲授的数据 分配器， 所以回顾 3 线入 8 线出集成 二进制译 码器，之后引入新 内容，可 保持内容 上的连贯。 如此处理教学效果 会好。为了节约 课
4、时采用 课件 PPT演示方式 组织教学。2提出 问题，导 入本次课 准备讨论的内容。1）编码器、二进制译码器和显示译码器等，都是常用集成组合逻辑 的器件，是否还有其它功能的常用集成组合逻辑器件。如果有的话， 则其工作原理如何，又怎样应用； 2）组合逻辑电路是由各种逻辑门电路构成的，而实际门电路在逻辑 状态转换时输入到输出存在时延，门电路的时延是否会对逻辑功能 产生影响，在什么条件下才会产生影响，如果可能产生不利的影响，用问题激 发学生听 课的兴趣。如何采取什么措施避免或者消除影响？ 3对上 述问题的 逐一讲解、解答。 3.1 讲解数据分配 器与数据 选择器原理、集成 电路及其 应用。 3.1.
5、1 讲解数据分 配器的概 念和电路构成以及 工作原理。3.1.2 讲 解几种数 据选择器 概念和构 成以及工 作原理。1. 数据分配器与数据数据分配器与数据选择选择器器 （ （1）数据分配器）数据分配器 定义：将公共数据线上的信号根据需要送到多个不同通道上去的逻辑电路。输入端：1 个；输出端：2n个。n Y0Y1Y2Y2n-1Dn Y0Y1Y2Y2n-1D由 74HC138 构成的 1 路-8 路数据分配器。通过分析 3 线8线制译码器 74HC138 的内部电路组成，或者功能表即可得到该数据分配器的工作原理。（ （2）数据）数据选择选择器器 定义：根据需要将多路信号中选择一路送到公共数据线上
6、的逻辑电路(又称多路开关)。输入端：2n 个；输出端：1 个。n D0D1D2D2n-1Yn D0D1D2D2n-1Y2 选选 1 数据数据选择选择器器该部分主 要是让学 生们理解数据分配 器与数据 选择器结构、工作 原理、以 及集成电 路的应用。此此处强调处强调： ：数据分配 器无专用芯片，可 用二进制 集成译码 器实现。此此处处提醒：提醒： 2 选 1 数 据选择器 在大规模数字集成 逻辑电路中，如 FPGA 及 CPLD 等，3.1.3 讲 解利用数 据选择器 实现任意 组合逻辑AF0D01D1AF0D01D110ADDAFD1D0AF D1D0AF D1D0FA 4 选选 1 数据数据
7、选择选择器器YA0A1EN数数据据 输输出出选选择择 输输入入使使能能 端端 YA0A1EN数数据据 输输出出选选择择 输输入入使使能能 端端10 0 0 0 0D0 D1D2D300 01 10 11ENDAADAADAADAAY)(301201101001 中规模数据选择器 双 4 选 1 数据选择器(74HC153)113011201110110011)()()()(ENDAADAADAADAAY223012201210120012)()()()(ENDAADAADAADAAY& 8 选 1 数据选择器（74HC151、74HC251）注：其中 74HC251 为输出三态端口，若使能输入
8、为高电平，则输出为高阻，其它与 74HC151 相同。ENMUX 74HC151D0D1D2D3D4D5D6D7A2 A1 A056YYEN9 10 1174 3 2 1 1514131274HC151的的逻逻辑辑符符号号及及引引脚脚图图=1 时，选择器被禁止，无论地址码是什么，Y 总是等于 0。EN作为主要 单元被广泛使用。 此此处处解解释释： ：使能控制 输入端的作用。为了节约 课时，提高信息量， 采用课件PPT 演示 方式组织教学。此此处处提醒：提醒：74HC251 仅仅为输出端口具 有三态功 能，而逻 辑功能与74HC151 相同。电路设计 方。=0 时，功能为：EN701260125
9、01240123012201210120012 )()()()()()()()(DAAADAAADAAADAAADAAADAAADAAADAAAY利用数据利用数据选择选择器器实现实现任意任意组组合合逻辑电逻辑电路路设计设计方法方法利用数据选择实现任意组合逻辑适合范围：二选一适合二变量逻辑函数设计，四选一适合三变量逻辑函数设计、八选一适合四变量逻辑函数设计。可采用的方法有：公式法、真值表法、卡诺图法。 公式法步公式法步骤骤 真真值值表法步表法步骤骤第一步和第二步与公式法相同，第三步是列写真值表，采用如图所示对比法求 Di。第四步画连线图。课课堂堂设计设计： ： 讲解利用 数据选择 器实现任 意组
10、合逻 辑电路设 计方法时， 结合示例 在给出设 计步骤的 同时，与 学生互动式教学， 使学生更 易理解和 掌握。 此此处强调处强调： ： 当选择输入信号作 为数据选 择器地址 时，不同 的选择方式将会得 到不同的 表达结果， 虽然出现 这些不同，但是所完 成的逻辑是相同的， 都是正确 的。此此处处提醒：提醒： 真值表中的地址信 号需要按 照顺序排 列，对比3.2 讲解加法器原 理。电路构成以及 工作原理。3.2.1 讲解 1 位二 进制加法器的半加 器电路构成以及工 作原理。3.2.2 讲解全加器 电路构成以及工作 原理。 Di mi A B C L m0 0 0 0 0 0 1 0 1 m1
11、 0 1 0 0 1 1 1 0 m2 1 0 0 1 0 1 0 0 m3 1 1 0 1 1 1 1 1 C=0 L=0 C=1 L=1 D0=CC=0 L=0 C=1 L=1 D0=CL 0 D2=0L 0 D2=0L 1 D3=1L 1 D3=1ABCBACBALC=0 L=1 C=1 L=0 D1=CC=0 L=1 C=1 L=0 D1=C 卡卡诺图诺图法步法步骤骤第一步和第二步与公式法相同，第三步是列写卡诺图，采用如图所示对比法求 Di。第四步画连线图。103210DDCDCD ABCBACBAL301201101001DAADAADAADAAYD3D21D1D0010A1A0D3
12、D21D1D0010A1A0 L=Y A=A1 B=A0101CC010A B101CC010A B2. 加法器加法器计算机的基本功能是实现算术运算，其基础是加法运算，用加法器实现。减法运算可以用加法器实现，而运用多次加法运算可以实现乘法运算，而运用多次减法运算可以实现除法运算。（ （1） ）1 位二位二进进制加法制加法电电路路半加器半加器实现 2 个 1 位二进制数的加法运算，并输出和与进位信号的逻辑电路。设输入 A0为被加数、B0为加数，输出 S0为和、C0为进位。 A0 B0 S0C00 0 000 1 101 0 101 1 011000C0011101110000S0B0A01000C0011101110000S0B0A0 ，0000000BABABAS000BAC 法求 Di应 分别考虑不同的地 址输入的 组合情况。此此处处提醒：提醒： 卡诺图中的地址信 号需要按 照顺序排列。该部分主 要是让学 生们理解加法器基 本结构、工作原理 以及集成 加法器的 应用方法。为了节约 课时，提高信息量， 采用课件PPT 演示 方式组织教学。此此处处解解释
