《福建工程学院实验五帧同步》由会员分享，可在线阅读，更多相关《福建工程学院实验五帧同步（7页珍藏版）》请在金锄头文库上搜索。
1、1实验五实验五 帧同步提取实验帧同步提取实验刘绍康刘绍康3120210127 电子信息工程电子信息工程 1201一、实验目的一、实验目的1、 掌握巴克码识别原理。2、 掌握同步保护原理。3、 掌握假同步、漏同步、捕捉态、维持态的概念。二、实验内容二、实验内容1、 观察帧同步码无错误时帧同步器的维持态。2、 观察帧同步器的假同步现象、漏识别现象和同步保护现象。三、实验器材三、实验器材1、 信号源模块 一块2、 号模块 一块3、 20M 双踪示波器 一台4、 频率计（选用） 一台四、实验原理四、实验原理（一）基本原理（一）基本原理数字通信时，一般总是以一定数目的码元组成一个个的“字”或“句” ，即
2、组成一个个的“群”进行传输，因此群同步信号的频率很容易由于位同步信号经分频而得出，但是每群的开头和末尾时刻却无法由分频器的输出决定。群同步的任务就是要给出这个“开头”和“末尾”的时刻。群同步有时也称为帧同步。为了实现群同步，通常有两类方法：一类是在数字信息流中插入一些特殊码组作为每群的头尾标记，接收端根据这些特殊码组的位置就可以实现群同步；另一类方法不需要外加的特殊码组，它类似于载波同步和位同步中的直接法，利用数据码组本身之间彼此不同的特性来实现同步。我们将主要讨论用插入特殊码组实现群同步的方法。插入特殊码组实现群同步的方法有两种，即连贯式插入法和间隔式插入法。1、连贯式插入法连贯式插入法就是
3、在每帧数据开头集中插入特定码型的帧同步码组，这种帧同步法只适用于同步通信系统，需要位同步信号才能实现。适合做帧同步码的特殊码组很多，对帧同步码组的要求是它们的自相关函数尽可能尖锐，便于从随机数字信息序列中识别出这些帧同步码组，从而准确定位一帧数据的起始时刻。由于这些特殊码组是一个123 ,nx x xxL非周期序列或有限序列，在求它的自相关函数时，除了在时延 j0 的情况下，序列中的全部元素都参加相关运算外，在j0 的情况下，序列中只有部分元素参加相关运算，其表示式为（19-1）jnijiixxjR1)(通常把这种非周期序列的自相关函数称为局部自相关函数。对同步码组的另一个要求是识别器应该尽量
4、简单。目前，一种常用的帧同步码组是巴克码。2巴克码是一种非周期序列。一个 n 位的巴克码组为x1，x2，x3，xn，其中 xi取值为1 或1，它的局部自相关函数为 （19-2） njnjjnxxjRjnijii 00100)(1或目前已找到的所有巴克码组如表 19-1 所列。表 19-1 巴克码组n巴克码组 2 3 4 5 7 11 13 ； 以七位巴克码组为例，求出它的自相关函数如下：按式（19-1）可求出 j2、3、4、5、6、7 时的 R（j）值分别为1、0、1、0、1、0；另外，再求出 j 为负值时的自相关函数值，两者一起画在图 19-1 中。由图可见，其自相关函数在 j0 时出现尖锐
5、的单峰。巴克码识别器是比较容易实现的，这里也以七位巴克码为例，用 7 级移位寄存器、相加器和判决器就可以组成一识别器，如图 19-2 所示。当输入数据的“1”存入移位寄存器时， “1”端的输出电平为1，而“0”端的输出电平为1；反之，存入数据“0”时， “0”端的输出电平为1， “1”端的输出电平为1。各移位寄存器输出端的接法和巴克码的规律一致，这样识别器实际上就是对输入的巴克码进行相关运算。当七位巴克码在图 19-3（a）中的 t1时刻正好已全部进入了7 级移位寄存器时，7 级移位寄存器输出端都输出1，相加后得最大输出7；若判别器的判决门限电平定为6，那么就在七位巴克码的最后一位“0”进入识
6、别器时，识别器输出一群同步脉冲表示一群的开头，如图 19-3（b）所示。图 19-1 七位巴克码的自相关函数 图 19-2 七位巴克码识别器3图 19-3 识别器的输出波形漏同步概率 P1由于干扰的影响会引起同步码组中的一些码元发生错误，从而使识别器漏识别已发出的同步码组。出现这种情况的概率就称为漏同步概率 P1。例如图 19-2 识别器的判决门限电平为6，若由于干扰，七位巴克码有一位错误，这时相加输出为5，小于判决门限，识别器漏识别了帧同步码组；若在这种情况下，将判决门限电平降为4，识别器就不会漏识别，这时判决器容许七位同步码组中有一个错误码元。现在就来计算漏同步概率：设 p 为码元错误概率
7、，n 为同步码组的码元数，m 为判决器容许码组中的错误码元最大数，则同步码组码元 n 中所有不超过 m 个错误码元的码组都能被识别器识别，因而，未漏概率为 mrrnrr nppC 0)1 (故得漏同步概率为（19-3） mrrnrr nppCP 01)1 (1假同步概率 P2在消息码元中，也可能出现与所要识别的同步码组相同的码组，这时会被识别器误认为是同步码组而实现假同步，出现这种情况的可能性就称为假同步概率 P2。因此，计算假同步概率 P2就是计算信息码元中能被判为同步码组的组合数与所有可能的码组数之比。设二进制信息码元出现“0”和“1”的概率相等，都为 1/2，则由该二进制码元组成 n 位
8、码组的所有可能码组数为 2n个，而其中能被判为同步码组的组合数显然也与 m 有关。若 m0，只有一个（）码组能被识别；若 m1，即与原同步码组差一位的码Cn0组都能被识别，共有个码组。依此类推，就可求出信息码元中可被判为同步码组的组合数，因而可得假同步概Cn1 mrr nC 0率为（19-4） mrr nnCP 022比较式（19-3）和式（19-4）可见，m 增大，即判决门限电平降低时，P1减小，但 P2增大，所以这两项指标是有矛盾的，判决门限的选取要兼顾两者。在分析判决门限电平对 P1和 P2的影响时，讲到两者是有矛盾的。我们希望在同步建立时要可靠，也就是假同步概率P2要小；而在同步建立以
9、后，就要具有一定的抗干扰性能，也就是漏同步概率 P1要小。为了满足以上要求以及改善同步系统性能，帧同步电路应加有保护措施。最常用的保护措施是将帧同步的工作划分为两种状态捕捉态和维持态。4终端接收机由非同步工作状态转入同步工作的过程，称为“捕捉态” ，终端机进入同步工作后则称为“维持态” 。可把捕捉过程分成两步进行，先在信码中找到与该时刻本地帧同步码型相同的信码码位。当找到和帧同步码型一致的信码码位后，再进行第二步，即逐帧比较下去，也就是在该时隙上按本地同步码的周期进行比较。在比较过程中，一旦发现在收端本地同步码的相位与信码码型不同时，则重新移一个码元相位，重新从第一步开始找帧同步码位，以上两步
10、交替进行，即可建立真正的同步。2、间隔式插入法在某些情况下，群同步码组不是集中插入在信息码流中，而是将它分散地插入，即每隔一定数量的信息码元，插入一个群同步码元。群同步码型选择的主要原则是：一方面要便于收端识别，即要求群同步码具有特定的规律性，这种码型可以是全“1”码、 “1” “0”交替码等；另一方面，要使群同步码的码型尽量和信息码相区别。例如在某些 PCM 多路数字电话系统中，用全“0”码代表“振铃” ，用全“1”码代表“不振铃” ，这时，为了使群同步码组与振铃相区别，群同步码就不能使用全“1”或全“0” 。收端要确定群同步码的位置，就必须对收码进行搜索检测。一种常用的检测方法为逐码移位法
11、，它是一种串行的检测方法；另一种方法是 RAM 帧码检测法，它是利用 RAM 构成帧码提取电路的一种并行检测方法。（二）实验电路说明（二）实验电路说明在本实验中，帧同步码是采用集中插入法集中插入到 NRZ 码的 28 位的。帧同步码识别电路所能识别的帧同步码的码型设置为 1110010。 在信号源模块产生的 NRZ 码中，帧同步码是集中插入到每帧信号的 28 位的，因此只要帧同步码识别电路在码流中能识别到与设置的帧同步码相同的码组，就会输出一个一致脉冲。先从信息流中识别出帧同步码即巴克码，而又因为一帧是由 24 位组成，所以要利用一个分频器。当分频器输出一个脉冲时，识别器也输出一个脉冲。只要它
12、们相位对应输出，那么就能把帧同步提取出来。因此识别器和分频器是整个电路的核心，而且它们的相位应该严格对应。图 19-4 所示是由识别器、分频器和保护电路组成的帧同步信号提取电路框图。可以在 CPLD 里面完成。图 19-4 帧同置置THGALVCDINBS -INNRZ -FS判 决 器相 加 器移位寄 存器与 门 424单稳与门3或门与 门 1与 门 24S 触 Q 发R 器 /Q24步信号提取电路框图从总体上来看,本模块分为巴克码识别器及同步保护两部分。巴克码识别器包括移位寄位器、相加器和判决器，图 19-4 中的其余部分完成同步保护功能。当基带信号里的帧同步码无错误时（七位全对） ，把位
13、同步信号和数字基带信号输入给移位寄存器，识别器就会有帧5同步识别信号 GAL 输出，各种信号波形及时序关系如图 19-5 所示，GAL 信号的上升沿与最后一位帧同步码的结束时刻对齐。图中还给出了24 信号及帧同步器最终输出的帧同步信号 NRZ-FS，NRZ-FS 的上升沿稍迟后于 GAL 的上升沿。24 信号是将位同步信号进行 24 分频得到的，其周期与帧同步信号的周期相同（因为一帧 24 位是确定的） ，但其相位不一定符合要求。当识别器输出一个 GAL 脉冲信号时（即捕获到一组正确的帧同步码） ，在 GAL 信号和同步保护器的作用下，24 电路置零，从而使输出的24 信号下降沿与 GAL 信
14、号的上升沿对齐。24 信号再送给后级的单稳电路，单稳调置为下降沿触发，其输出信号的上升沿比24 信号的下降沿稍有延迟。图 19-5 帧同步器信号波形同步器最终输出的帧同步信号 NRZ-FS 是由同步保护器中的与门 3 对单稳输出的信号及状态触发器的 Q 端输出信号进行“与”运算得到的。电路中同步保护器的作用是减小假同步和漏同步。当无基带信号输入（或虽有基带信号输入但相加器输入低于门限值）时，识别器没有输出（即输出为 0） ，与门 1 关闭、与门 2 打开，单稳输出信号通过与门 2 后输入到4 电路，4 电路的输出信号使状态触发器置“0” ，从而关闭与门3，同步器无输出信号，此时 Q 的高电平把
15、判决器的门限置为高、且关闭或门、打与门 1，同步器处于捕捉态。只要识别器输出一个 GAL 信号（因为判决门限比较高，这个 GAL 信号是正确的帧同步信号的概率很高） ，与门 4 就可以输出一个置零脉冲使24 分频器置零，24 分频器输出与 GAL 信号同频同相的周期信号（见图 17-5） 。识别器输出的 GAL 脉冲信号通过与门 1 后使状态触发器置“1” ，从而打开与门 3，输出帧同步信号 FS-OUT，同时使判决器门限降为低、打开或门、同步器进入维持状态。在维持状态下，因为判决门限较低，故识别器的漏识别概率减小，假识别概率增加。但假识别信号不影响24 电路的工作状态，与门 3 输出的仍是正确的帧同步信号。在维持状态下，识别器也可能出现漏识别。但由于漏识别概率比较小，连续几帧出现漏识别的概率更小。只要识别器不连续出现四次
