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1、哈尔滨工程大学本科生毕业论文1第1章 绪论本章介绍了论文的研究背景、目的和意义，并对国内外频率合成技术的发展和动向做了简要综述，最后介绍了本论文的研究内容安排。1.1 研究背景及意义随着信号处理技术的飞速发展，高速信号处理已逐渐成为了信号处理领域的研究热点。而作为高速信号处理系统中的一个重要组成部分，时钟源(频率源)已成为雷达、通信、测试仪器等电子系统实现高性能指标的关键。因此，如何设计出一个高效、高稳定性的时钟子系统成为一个头等重要的问题1。该课题主要针对高速信号处理领域中，系统所需的高性能稳定的高速时钟电路的设计进行研究。在不同的系统中，根据系统设计指标的要求不同，时钟电路所提供的时钟频率
2、也不同。对现代无线通信来说，将晶体振荡器的高频率稳定性与 LC 振荡器的宽可调性结合起来的方法是必要的。在频率合成中我们找到了这两种性能。频率合成是从一个单一频率的低频晶体振荡器中产生多种特别精确频率的一种方法。在大多数接收机、发射机、收发报机和测试设备中，频率合成是产生各种频率的主要技术。到目前为止，最普遍的频率合成方法是利用锁相环技术（PLL）2。ADF4360-7 是 ADI 公司 2004 年推出的一款低功耗的 PLL 芯片，具有很宽的工作频带，输出频率范围为 3501800MHz，且其内部集成了 VCO，由外部电感值设定不同的工作频段，方便了锁相环路的设计。本项目利用 CPLD 为高
3、速时钟电路提供可编程配置，控制 PLL 芯片ADF4360-7，使高速时钟电路具有较宽的时钟输出频率范围。1.2 频率合成技术的研究现状频率合成器是电子系统的心脏，是决定电子系统性能的关键设备，随着通信、数字电视、卫星定位、航空航天、雷达和电子对抗等技术的发展，对哈尔滨工程大学本科生毕业论文2频率合成器提出了越来越高的要求。频率合成技术是将一个或多个高稳定、高精确度的标准频率经过一定变换，产生同样高稳定度和精确度的大量离散频率的技术。频率合成理论自 20 世纪 30 年代提出以来，已取得了迅速的发展，逐渐形成了目前的 4 种技术：直接频率合成技术、锁相频率合成技术、直接数字式频率合成技术和混合
4、式频率合成技术。直接式频率合成器是最先出现的一种合成器类型的频率信号源。这种频率合成器原理简单，易于实现。直接模拟式频率合成器是由一个高稳定、高纯度的晶体参考频率源，通过倍频器、分频器、混频器，对频率进行加、减、乘、除运算，得到各种所需频率。直接合成法的优点是频率转换时间短，并能产生任意小的频率增量。但用这种方法合成的频率范围将受到限制。更重要的是，直接模拟式频率合成器不能实现单片集成，而且输出端的谐波、噪声及寄生频率难以抑制。因此，直接模拟式频率合成器已逐渐被锁相式频率合成器、直接数字式频率合成器取代。锁相式频率合成器是采用锁相环（PLL）进行频率合成的一种频率合成器。它是目前频率合成器的主
5、流，可分为整数频率合成器和分数频率合成器。在压控振荡器与鉴相器之间的锁相环反馈回路上增加整数分频器，就形成了一个整数频率合成器。通过改变分频系数，压控振荡器就可以产生不同频率的输出信号，其频率是参考信号频率的整数倍，因此称为整数频率合成器。输出信号之间的最小频率间隔等于参考信号的频率，而这一点也正是整数频率合成器的局限所在。由于单环 PLL 频率合成器难于同时满足合成器在频带宽度、频率分辨率和频率转换时间等多方面的性能要求，因此，现代通信与电子设备中采用多环 PLL 频率合成器、吞除脉冲式锁相环频率合成器或锁相环分数频率合成器。在多环频率合成器中，使用多个锁相环路。如在三环锁相频率合成器中，高
6、位环提供频率间隔较大的较高频率输出，低位环提供频率间隔较小的较低频率输出，加法环将前两部分加起来，从而获得既有较高的工作频率，频率分辨率也很高，又能快速转换频率的合成信号输出。在实际应用中，特别是在超高频工作情况下，为获得较大范围的频率选择哈尔滨工程大学本科生毕业论文3（较多的频率数）和较小的步进频率，多采用吞除脉冲式锁相环频率合成器。直接数字频率合成（DDS）技术是 20 世纪 80 年代末，随着数字集成电路和微电子技术的发展出现的一种新的数字频率合成技术，它从相位量化的概念出发进行频率合成。DDS 技术与传统的频率合成技术相比，具有频率分辨率高、相位噪声小、稳定度高、易于调整及控制灵活等优
7、点。尽管DDS 技术有很多优点， 但它也并不十分完美。其主要不足是合成信号的频率较低、 频谱不纯。PLL 技术具有高频率、宽带、频谱质量好等优点，但其频率转换速度低。DDS 技术则具有高速频率转换能力、高度的频率和相位分辨能力，但目前尚不能做到宽带，频谱纯度也不如 PLL。混合式频率合成技术利用这两种技术各自的优点，将两者结合起来，其基本思想是利用 DDS 的高分辨率来解决 PLL 中频率分辨率和频率转换时间的矛盾。通常有 DDS 激励 PLL 和DDS 附加 PLL 两种基本方案。在 DDS 激励 PLL 方案中，使 DDS 在某个频率附近产生精细的频率步进，并且 DDS 的输出作为 PLL
8、 的标准输入信号， 同时将 PLL 设计成倍频环，将 DDS 产生的信号倍频到所需的频率范围内。通过采用高的鉴相频率（DDS 的输出频率）来提高 PLL 的转换速度，并利用 DDS 的高分辨率来保证小频率间隔。DDS 附加 PLL 方案是在环路中插入混频器， 使 DDS 和 PLL 的输出相加，为了使 PLL 具有很小的频率转换时间，PLL 可采用高鉴相频率，而 DDS 小的频率间隔则可保证输出频率的精细变化。早期的频率合成器主要由分立元器件来实现。80 年代以来，微电子技术和计算机技术的飞速发展，使得频率合成器趋于全集成化，所有电路都集成在一块芯片上。频率合成器的发展趋势是频率更高、系统功能
9、更强、制作工艺更先进、集成度更高、成本更低、系列品种更加完善。双环或多环锁相式频率合成器、DDS 与锁相式混合的频率合成器已经实现单片集成。频率合成器已经与通信系统收发信机的射频电路集成在一起，形成了集接收机、哈尔滨工程大学本科生毕业论文4发射机、频率合成器于一体的 SOC 芯片3,4。1.3 研究内容及章节安排本设计的主要工作是利用 CPLD 芯片 EPM240T100 对 PLL 芯片 ADF4360-7 进行配置，使它输出理想的波形。运用 Altium Designer 6.7 软件 进行电路原理图和 PCB 的设计。运用 VHDL 语言，使用 Quartus II 软件对 CPLD 进
10、行编程。最终实现一个高速时钟电路。为达到这一目的，本设计主 要完成了以下工作：锁相式频率合成器工作原理研究；CPLD 芯片 EPM240T100 的使用方法研究，以及 PLL 芯片ADF4360-7 的工作原理和操作方法研究；硬件系统原理设计、硬件开发流程研究；了解硬件描述语言的特点以及开发流程，学习使用 VHDL 语言为CPLD 编程，掌握 Quartus II 软件的功能以及具体的使用方法；ADF4360-7 配置程序的编写；软件的仿真和调试、硬件系统调试以及系统的整体调试，系统性能的测试和分析。具体章节的内容安排如下：第 1 章 简单介绍了课题的研究背景，研究目的和意义，以及频率合成技术
11、的兴起和研究现状；第 2 章 介绍了锁相式频率合成技术的原理以及 PLL 芯片 ADF4360-7的工作原理和使用方法；第 3 章 介绍了基于 CPLD 的高速时钟电路的系统整体方案以及各个硬件模块设计方案的提出和修正，各个主要模块核心器件的选择以及硬件设计方法；第 4 章 介绍了硬件描述语言 HDL 的概念以及发展，介绍了目前应用最广泛的两种硬件描述语言 VHDL 和 Verilog HDL 的特点，并且对二者的优势和劣势进行了对比。介绍了基于 CPLD 的高速时钟电路软件设计的具体流哈尔滨工程大学本科生毕业论文5程以及操作方法；第 5 章 分别对系统的软硬件部分进行了调试，调试无误后进行了
12、系统的整体调试。对系统的输出信号进行了测试，并且对其进行分析。哈尔滨工程大学本科生毕业论文6第2章 锁相式频率合成技术及ADF4360-7频率合成部分是高速时钟电路系统中的关键，本章主要介绍了锁相式频率合成技术的原理，并且介绍了一款典型的 PLL 芯片 ADF4360-7 的工作原理。2.1 锁相式频率合成技术锁相技术是一种相位负反馈技术，它是通过比较参考振荡的输出信号与VCO(压控振荡器)输出信号分频后的相位。取出与这两个信号的相位差成正比的电压作为误差电压来控制 VCO 的频率，达到使其与输入信号频率相等的目的。其中，鉴相器比较两输入信号的相位，将差值转换成电压输出。低通滤波器滤除鉴相器输
13、出电压中的高频成分和噪声，取出平均分量去控制VCO 的频率。VCO 是频率受电压控制的振荡器，理想的频率受控特性应为线性的。它的输出分频后送到鉴相器的已输入端，提供负反馈。图 2.1 是锁相式整数频率合成器的原理框图。参考分频器鉴相器可变分频器LPF参考振荡器rfRf1/N1/RVfVCOofeV图 2.1 锁相式整数频率合成器原理框图图 2.1 中，在 VCO 的输出端和鉴相器的输入端之间的反馈回路中加入了一个N 的可变分频器。高稳定度的参考振荡器信号 经 R 次分频后，Rf得到频率为的参考脉冲信号。同时，压控振荡器的输出经 N 次分频后，rf得到频率为的脉冲信号，两个脉冲信号在鉴频鉴相器进
14、行频率或相位比Vf较。当环路处于锁定状态时，输出信号频率：(2.1)oVrfNfNf显然，只要改变分频比 N，即可实现输出不同频率的，从而实现由合ofrf成的目的。其输出频率点间隔。ofrff 哈尔滨工程大学本科生毕业论文7由于单环 PLL 频率合成器难于同时满足合成器在频带宽度、频率分辨率和频率转换时间等多方面的性能要求，因此，在现代通信与电子设备中采用多环 PLL 频率合成器、吞除脉冲式锁相环频率合成器或锁相环分数频率合成器5,6。在多环频率合成器中，使用多个锁相环路。如在三环锁相频率合成器中，高位环提供频率间隔较大的较高频率输出，低位环提供频率间隔较小的较低频率输出，加法环将前两部分加起
15、来，从而获得既有较高的工作频率，频率分辨率也很高，又能快速转换频率的合成信号输出。在实际应用中，特别是在超高频工作情况下，为获得较大范围的频率选择（较多的频率数）和较小的步进频率，多采用吞除脉冲式锁相环频率合成器，如图 2.2 所示。其实现方法为，在 M 分频器与压控振荡器之间插入高速双模前置分频器（P 与（P+1） ）和吞除脉冲计数器 A，最终得到总频计数分频比：(2.2)(1)()NA PP MAPMA输出信号频率为：(2.3)()orfPMA f可见，频率范围扩展了 P 倍，而频率间隔仍然保持为较小的。rf吞除脉冲锁相式整数环频率合成器是一种在通信、雷达等领域中得到广泛应用的器件，它的最
16、大特点是频率间隔小、工作频率高。锁相式分数频率合成器的输出信号频率不必是参考信号频率的整数倍，可以是参考信号频率的小数倍。如果参考电压用表示，输出电压用表示，rfof那么输出信号和参考信号的关系可以表示为： (2.4)/orfNK Mf其中，K 和 M 为整数，而 M 决定了小数频率合成器的精0KM度。小数频率合成器输出信号的最小频率间隔即输出频率精度由参考信号频率和小数频率合成器的分辨位数决定。由此可见，小数频率合成器在支持较高频率的参考信号的同时可以获得很高的输出频率精度。小数频率合成器有哈尔滨工程大学本科生毕业论文8多种实现方式，其中小数频率合成器是最成功的实现方式3。参考分频器鉴相器可变计数器LPF参考振荡器rfRfRVfVCOofeV吞除脉冲计数器双模分频器MAP/P+1频率控制图 2.2 吞除脉冲式锁相环频率合成器2.2 PLL 芯片 ADF4360-7ADF4360-7 是个集成的整数-N 合成器和压控振荡器(VCO)。它的中心频率由外置电感决定。这允许频率范围从 35
