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1、一、单选题一、单选题 1. 对对 FPGA 器件特点描述正确的是器件特点描述正确的是: ( B )A：采用：采用 EEPROM 工艺工艺 B：采用：采用 SRAM 工艺工艺 C：集成度比：集成度比 PAL 和和 GAL 低低 D：断电后配置数据不丢失：断电后配置数据不丢失 2. CPLD 和和 FPGA 的不同特性的不同特性( D )A：高密度：高密度 B：髙速度：髙速度 C：在系统编程：在系统编程 D：加密：加密3.3. 下面哪种下面哪种 VHDLVHDL 库使用时不需声明（库使用时不需声明（ C C ）（A A）IEEEIEEE 库库（B B）ASICASIC 库库（C C）WORKWOR
2、K 库库（D D）ALTERAALTERA 库库4.4. STD_LOGIC_1164STD_LOGIC_1164 程序包的正确声明方法是：（程序包的正确声明方法是：（ C C ）（A A）USEUSE STD_LOGIC_1164STD_LOGIC_1164（B B）USEUSE IEEE.STD_LOGIC_1164IEEE.STD_LOGIC_1164（C C）USEUSE IEEE.STD_LOGIC_1164.ALLIEEE.STD_LOGIC_1164.ALL（D D）USEUSE5.5. 类属说明的正确格式是：（类属说明的正确格式是：（ B B ）（A A）GENERIC(del
3、ay:TIME=20us);GENERIC(delay:TIME=20us); （B B）GENERIC(delay:TIME:=20us);GENERIC(delay:TIME:=20us);（C C）GENERIC(delayGENERIC(delay TIME=20us);TIME=20us); （D D）GENERIC(delay=TIME:=20us);GENERIC(delay=TIME:=20us);6.6. 变量不能在变量不能在 VHDLVHDL 程序中的哪个结构部分声明的是（程序中的哪个结构部分声明的是（ A A ）：）：（A A）结构体）结构体（B B）进程）进程（C C）
4、函数）函数（D D）过程）过程7. signal a:bit; signal b:bit_vector(1 downto 0);下面正确的表达式是：下面正确的表达式是：( C ) （A）bb THEN GTin2,b=t2);u2: and_2 port map(t1,in2,t3);u3: and_2 port map(c=in1,d=t2,e=t4);u4: or_2 port map(f=t3, g=t4,h=out1); end top_x_or2;答案：六、VHDL 程序填空： 下面程序是一个 16 位数控分频器的 VHDL 描述，试补充完整 LIBRARY IEEE; USE IE
5、EE.STD_LOGIC_1164.ALL; USE _ IEEE.STD_LOGIC_UNSIGNED.ALLIEEE.STD_LOGIC_UNSIGNED.ALL _; ENTITY PULSE16 IS PORT ( CLK : IN STD_LOGIC;LOAD : IN STD_LOGIC; D : IN _STD_LOGIC_VECTOR(15 DOWNTO 0); FOUT : OUT STD_LOGIC ); END;_ ARCHITECTURE _ one OF PULSE16 IS SIGNAL FULL : STD_LOGIC; BEGIN P_REG: PROCESS(
6、CLK) Variable_ CNT16 : STD_LOGIC_VECTOR(15 DOWNTO 0); BEGIN IF CLKEVENT AND CLK = 1 THEN IF _load=1_ THEN- LOAD 高电平置数 CNT16 := D; FULL LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S null（二）阅读下列程序改错 LIBRARY IEEE; - 1 USE IEEE.STD_LOGIC_1164.ALL;- 2 ENTITY MOOR IS- 3 PORT ( DATAIN: IN STD
7、_LOGIC_VECTOR(1 DOWNTO 0);- 4CLK, RST : IN STD_LOGIC;- 5 Q: OUT STD_LOGIC_VECTOR(2 DOWNTO 0) ); - 6 END MOOR; - 7 ARCHITECTURE BEHAV OF MOOR IS - 8 SIGNAL ST_TYPE IS (ST0, ST1, ST2); - 9 SIGNAL C_ST : ST_TYPE;- 10 BEGIN- 11 PROCESS (CLK, RST) - 12 BEGIN- 13 IF RST = 1 THEN C_ST IF DATAIN = “10“ THEN
8、 C_ST IF DATAIN = “11“ THEN C_ST IF DATAIN = “01“ THEN C_ST c_st 0);elsif clkevent and clk = 1 then q := q + 1; end if; if q = 100 then cout muxout muxout muxout muxoutnull;end case; 错，应该添加：end processEND ARCHITECTURE rtl;错。1）Case 语句是顺序语句，必须放在进程或子程序中，在程序的结构体里将 case 语句放在 process 语句中，如：process(a,b,c,d
9、,s1,s2)，在 case 完后要加 end process； 2）另外，a,b,c,d 定义的是 std_loigc 类型，所以 case 语句的最后一个when 后要加上 when others =五、五、 编程题编程题：编写程序，完成下面的程序并给出仿真图：编写程序，完成下面的程序并给出仿真图设计一数据选择器 MUX,其系统模块图和功能表如下图所示。现已给出实体声明 部分，试采用下面 2 种编程语句方式来描述该数据选择器 MUX 的结构体。MUXSEL(1:0)AIN(1:0)BIN(1:0)COUT(1:0)SELCOUT00011011OTHERSA or BA xor BA no
10、r BA and B“XX”a)用 if 语句、 b)case 语句 语句编程。 Library ieee; Use ieee.std_logic_1164.all;Entity mymux is Port (sel : in std_logic_vector(1 downto 0);- 选择信号输入 Ain, Bin : in std_logic_vector(1 downto 0); - 数据输入 Cout : out std_logic_vector(1 downto 0) ); End mymux; a)Architecture one of mymux is Begin Proces
11、s (sel, ain, bin) Begin If sel = “00” then cout = ain and bin; Elsif sel = “01” then cout = ain xor bin; Elsif sel = “10” then cout = not ain; Else cout = not bin; End if; End process; End one;b)根据原理图写出相应的 VHDL 程序Library ieee; Use ieee.std_logic_1164.all; Entity mycir is Port ( A, B, clk : in std_logic; Qout : out std_logic); End mycir; Architecture beh of mycir is Signal ta, tb, tc; Begin tc = ta nand tb; Process (clk) Begin If clkevent and clk = 1 then Ta = A;Tb = B; End if; End process; Process (clk, tc) Begin If clk = 1 then Qout =tc; End if; End process; End beh;
