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1、1燕山大学课课 程程 设设 计计 说说 明明 书书题目：题目： 洗衣机洗衣机 学院（系）：学院（系）： 电气工程学院电气工程学院 年级专业：年级专业： 学学 号：号： 学生姓名：学生姓名： 指导教师：指导教师： 吕宏诗吕宏诗 张强张强 教师职称：教师职称： 实验师实验师 燕 山 大 学 课 程 设 计 说 明 书燕山大学课程设计（论文）任务书燕山大学课程设计（论文）任务书院（系）：电气工程学院 基层教学单位：电子实验中心 学 号学生姓名专业（班级）设计题目洗衣机设 计 技 术 参 数 洗衣机工作时间可在 1-15 分钟内任意设定（整分钟数） ； 规定洗衣机运行规律为正转 20s、停 10s、反
2、转 20s、停 10s、再正转 20s， 如此反复； 洗衣机正转时在双色点阵上显示 Z，反转时显示 F； 要求用两个数码管显示洗衣机剩余工作时间，每当电机运行 1 分钟，显示 器自动减 1，直到为 0 时，电机停止运转；设 计 要 求 用动态数码管显示时间； 电机正转、反转要用双色点阵显示。工 作 量学会使用 Max+PlusII 软件、Verilog HDL 语言和实验箱；独立完成电路设计，编程下载、连接电路和调试；参加答辩并书写任务书。工 作 计 划1.了解 EDA 的基本知识，学习使用软件 Max+PlusII，下发任务书，开始电 路设计； 2.学习 Verilog HDL 语言，用 V
3、erilog HDL 进行程序设计； 3.学习使用实验箱，继续电路设计； 4.完成电路设计； 5.编程下载、连接电路、调试和验收； 6.答辩并书写任务书。参 考 资 料数字电子技术基础.阎石主编.高等教育出版社. EDA 课程设计 A 指导书.指导教师签字基层教学单位主任签字金海龙说明：此表一式四份，学生、指导教师、基层教学单位、系部各一份年 月 日燕 山 大 学 课 程 设 计 说 明 书目 录第 1 章 摘要1第 2 章 设计方案2 第 3 章 Verilog HDL 源程序3第 4 章 源程序各部分波形仿真图5第 5 章 管脚锁定及硬件连线 14第 6 章 结论 16参考文献 18燕 山
4、 大 学 课 程 设 计 说 明 书前前 言言面对当今飞速发展的电子产品市场，电子设计人员需要更加实用、快捷的EDA工具，实用统一的集成设计环境，改变传统设计思路，即优先考虑具体物理实现方式，而将精力集中到设计构思、方案比较和寻找最优化设计等方面，以最快的速度开发出性能优良、质量一流的电子产品。今天的 EDA工具将向着功能强大、简单易学、使用方便的方向发展。此次课程设计的题目 洗衣机，本任务书 ，首先概括介绍了EDA技术、VerilogHDL硬件描述语言，根据任务书对本课题整体思路进行了介绍，然后分别介绍了主程序各部分的功能 ，并绘制波形仿真，再次给出实现本任务书所要求的功能及其附加功能的源程
5、序以及波形仿真图，最后进行管脚锁定和外部硬件连线并下箱实现了所有功能。在本次课程设计过程中源程序编译及硬件连接过程中都遇到了很多困难，在老师的耐心指导下完成了本次课程设计。再次特别感谢老师的指导。燕 山 大 学 课 程 设 计 说 明 书第一章第一章 摘摘 要要数字电路主要是基于两个信号（我们可以简单的说是有电压和无电压），用数字信号完成对数字量进行算术运算和逻辑运算的电路我们称之为数字电路，它具有逻辑运算和逻辑处理等功能，数字电路可分为组合逻辑电路和时序逻辑电路。1. EDA介绍EDA技术，就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编
6、程逻辑器件的可开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术。利用EDA技术进行电子系统的设计，具有以下几个特点：（1）用软件的方式设计硬件；（2）用软件的方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；（3)设计过程中可用有关的软件进行仿真；（ 4）系统现场可编程，在线升级；（ 5）整个系统可集成在一个芯片上，体积小，功耗低，可靠性高。因此，EDA技术
7、是现代电子设计的发展趋势。2.Verilog HDLVerilog HDL 是目前应用最广泛的硬件描述语言之一，被 IEEE采纳为IEEE STD1364-1995(也成为Verilog-1995）和IEEE STD.1364-2001（也成为Verilog-HDL)可以进行算法级（Algorithm） 、寄存器传输级（ RTL） 、逻辑级（ Logic） 、门级（ Gate）和版图级（ Layout）等各个层次的电路设计和描述。采用 Verilog HDL 进行电路设计于工艺设计无关，这使得设计者在进行电路设计时可以不必过多的考虑工艺实现的具体细节，设计者只需要利用计算机的强大功能，在EDA
8、工具的支持下，通过 Verilog HDL的描述，完成数字电路和系统的设计即可，从而提高了设计效率，降低了设计者的劳动强度。作为硬件描述语言，Verilog HDL 具有如下特点：（1）能够在不同的抽象层次上，如系统级、行为级、RTL级、门级和开关级，对设计系统进行精确而简练的描述。燕 山 大 学 课 程 设 计 说 明 书（2）能够在每个抽象层次的描述上对设计进行仿真验证，及时发现及时发现可能存在的错误，缩短设计周期，并保存整个设计过程的正确性。（3）由于代码描述与工艺过程实现无关，便于设计标准化，提高设计的可重用性。如国有C语言的编程基础经验，只需很短的时间就能学会和掌握Verilog H
9、DL，因此， Verilog HDL可以作为学习HDL设计方法的入门和基础。燕 山 大 学 课 程 设 计 说 明 书第二章第二章 设计方案设计方案2.1 任务分析由任务书可知要求如下：洗衣机工作时间可在 1-15 分钟内随时可任意设定（整分钟数） ；规定洗衣机运行规律为正转 20s、停 10s、反转 20s、停 10s、再正转 20s，如此反复；用两个数码管显示洗衣机剩余工作时间，每当电机运行 1 分钟，显示器自动减 1，直到为 0 时，电机停止运转并有蜂鸣器发声提示。通过设计可以达到以下功能：1、洗衣机正转 20s 时双色点阵显示“Z” ，同时红色信号指示灯 L1 亮灯。反转 20s时双色
10、点阵显示“F” ，同时红色信号指示灯 L2 亮灯。2、两位动态数码管显示剩余分钟数，每一分钟减小一。3、当工作停止时，动态数码管显示“00”同时蜂鸣器响。2.2 设计思路六十进制加计数器根据任务可以知道由于每整数分钟后要减少一，所以需要一个六十进制计数器，使每六十秒产生一个进位信号，为整数分钟提供减数信号。十五进制减法计数器，完成十五分钟任意置数后的计时显示剩余工作时间。当记时为 0 是，fengming=1 是蜂鸣器响。动态数码管部分采用 ss 作为位选信号，有 clk1 高频循环，由于发光二极管的余辉效应以及人眼的视觉暂留现象，会观察到两位数码管同时显示。八进制加法计数器部分用来完成双色点
11、阵的行与列的高频扫描，同样利用发光二极管的余辉效应以及人眼的视觉暂留现象，会在双色点阵上看到一定的图形。双色点阵部分具有当行是低电平而对应的列是高电平时该点亮光的特性，因此分别另每行对应低电平时需要点亮的列是高电平，高频循环后，就会得到需要的图形。第三章第三章 VerilogVerilog HDLHDL 设计源程序设计源程序module xiyijibiancheng(CLK,shiwei,gewei,forward,fengming,back,LDN,CLK1,G,SS,ROW,GA);燕 山 大 学 课 程 设 计 说 明 书input CLK,CLK1,LDN;input3:0shiwe
12、i,gewei;output forward,back,SS,fengming;output6:0G;output7:0ROW,GA;reg L;reg2:0 W;reg3:0OUT;reg6:0G;reg7:0ROW,GA; reg3:0QQ_TEMP,C,Q,C_TEMP;reg forward,back,RD,CC_TEMP,cp,SS,B_TEMP,fengming;reg1:0dianzhen;reg5:0Q_TEMP;always(posedge CLK) /六十进制加法计数器begin if(LDN)if (shiwei!=b0000|gewei!=b0000)begin if
13、(RD=1) if (Q_TEMP=6belse if(QQ_TEMP=4b0000)beginQQ_TEMP=QQ_TEMP+4b1001;C_TEMP=C_TEMP-1;endQ=QQ_TEMP; C=C_TEMP;endendendalways(posedge CLK1) /八进制计数器部分beginif(W=b111)W=0;else W=W+1;end always(W) /双色点阵部分beginif(dianzhen=b11GA=b;end1:begin ROW=b;GA=b;end2:begin ROW=b;GA=b;end3:begin ROW=b;GA=b;end4:begi
14、n ROW=b;GA=b;end5:begin ROW=b;GA=b;end6:begin ROW=b;GA=b;end7:begin ROW=b;GA=b;endendcaseendif(forward=0GA=b;endif(dianzhen=b00GA=b;end1:begin ROW=b;GA=b;end2:begin ROW=b;GA=b;end3:begin ROW=b;GA=b;end4:begin ROW=b;GA=b;end5:begin ROW=b;GA=b;end6:begin ROW=b;GA=b;end7:begin ROW=b;GA=b;endendcase燕 山
15、大 学 课 程 设 计 说 明 书endendalways(posedge CLK1) /动态数码位选信号部分beginif(B_TEMPb1) B_TEMP=B_TEMP+1;else begin B_TEMP=b0;endSS=B_TEMP;endalways(posedge CLK1)begincase(SS)b0:OUT=QQ_TEMP;b1:OUT=C_TEMP;endcaseendalways(OUT) /动态数码管部分begincase(OUT)0:G=b;1:G=b;2:G=b;3:G=b;4:G=b;5:G=b;6:G=b;7:G=b;燕 山 大 学 课 程 设 计 说 明 书8:G=b;9:G=b;
