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1、模块二：总线与时序（模块二：总线与时序（4 4 学时）学时）内容概要与要点：内容概要与要点：1了解总线配置结构，总线操作，ISA 总线，PCI 总线，USB 串行总线；2正确认识总线标准的含义，了解常用总线标准；3正确认识两种组态及其时代背景，读懂时序，明确学习总线的意义和作用。第一讲：第一讲：8086/80888086/8088 的组态和的组态和 CPUCPU 系统组成与最小组态时序系统组成与最小组态时序回回 顾：顾：8086/8088 微型计算机的组成、结构及微机系统的工作过程，微机系统的存储器组织及相关概念。重点和纲要：重点和纲要：8088/8086 的组态和 CPU 系统组成（组态的意
2、义、应用选择） 。8086/8088CPU 的两种工作模式，8086/8088CPU 的外部结构，即引脚信号及其功能。80888086 的总线和最小模式时序分析。教学方法、实施步骤教学方法、实施步骤时间分配时间分配教学手段教学手段回 顾3”讲 授37” 2提 问2” 2小 结3” 板书计算机投影仪多媒体课件等讲授内容：讲授内容：一一8086/8088CPU 的两种工作模式的两种工作模式为了适应各种使用场合，在设计 8088/8086CPU 芯片时，就考虑了其应能够使它工作在两种模式下，即最小模式与最大模式。所谓最小模式，就是系统中只有一个 8088/8086 微处理器，在这种情况下，所有的总线
3、控制信号，都是直接由 8088/8086CPU 产生的，系统中的总线控制逻辑电路被减到最少，该模式适用于规模较小的微机应用系统。最大模式是相对于最小模式而言的，最大模式用在中、大规模的微机应用系统中，在最大模式下，系统中至少包含两个微处理器，其中一个为主处理器，即 8086/8086CPU，其它的微处理器称之为协处理器，它们是协助主处理器工作的。与 8088/8086CPU 配合工作的协处理器有两类，一类是数值协处理器 8087 另一类是输入/输出协处理器8089。28086/8088CPU 的引脚信号和功能的引脚信号和功能(1).(1).引言引言 如图 1-12（P15）所示，是 8088C
4、PU 的外部结构，即引脚信号图，注意：在不同的工作模式下，其中一部分引脚的名称和功能可能不一致。8088/8086CPU 芯片都是双列直插式集成电路芯片，都有 40 个引脚，其中 32 个引脚在两种工作模式下的名称和功能是相同的，还有 8 个引脚在不同的工作模式下，具有不同的名称和功能。下面，我们分别来介绍这些引脚的输入/输出信号及其功能。图 1-12 8086/8088CPU 引脚功能(2).(2).两种模式下，名称和功能相同的两种模式下，名称和功能相同的 3232 个引脚个引脚VCC、GND：电源、接地引脚(3),8088/8086CPU 采用单一的+5V 电源，但有两个接地引脚。AD15
5、AD0（Address Data Bus）:地址/数据复用信号输入/输出引脚(16),分时输出 低 16 位地址信号及进行数据信号的输入/输出。A19/s6A15/s3（Address Status Bus）:地址/状态复用信号输出引脚(4),分时输出 地址的高 4 位及状态信息，其中 s6为 0 用以指示 8086/8088CPU 当前与总线连通；s5 为 1 表明 8086/8088CPU 可以响应可屏蔽中断；s4、s3共有四个组态，用以指明当前 使用的段寄存器，如表 1-5 所示，00ES，01SS，10CS，11DS。NMI(Non-Maskable Interrupt)、INTR（I
6、nterrupt Request）:中断请求信号输入引脚(2)，引入中断源向 CPU 提出的中断请求信号，高电平有效，前者为非屏蔽中断请求，后者为可屏蔽中断请求信号。（Read）:读控制输出信号引脚(1)，低电平有效，用以指明要执行一个对内存单元或 I/O 端口的RD读操作，具体是读内存单元，还是读 I/O 端口，取决于控制信号。IOM /CLK/(Clock）：时钟信号输入引脚(1)，时钟信号的方波信号，占空比约为 33%，即 1/3 周期为高电平，2/3 周期为底电平，8088/8088 的时钟频率（又称为主频）为 4.77MHz，即从该引脚输入的时钟信号的频率为 4.77MHz。Rese
7、t(Reset):复位信号输入引脚(1)，高电平有效。8088/8086CPU 要求复位信号至少维持 4 个时钟周期才能起到复位的效果，复位信号输入之后，CPU 结束当前操作，并对处理器的标志寄存器、IP、DS、SS、ES 寄存器及指令队列进行清零操作，而将 CS 设置为 0FFFFH。READY（Ready）:“准备好”状态信号输入引脚(1)，高电平有效， “Ready”输入引脚接收来自于内存单元或 I/O 端口向 CPU 发来的“准备好”状态信号，表明内存单元或 I/O 端口已经准备好进行读写操作。该信号是协调 CPU 与内存单元或 I/O 端口之间进行信息传送的联络信号。 (Test):
8、测试信号输入引脚(1)，低电平有效,TEST 信号与 WAIT 指令结合起来使用，CPU 执行TESTWAIT 指令后，处于等待状态，当 TEST 引脚输入低电平时，系统脱离等待状态，继续执行被暂停执行的指令。MN/MX（Minimum/Maximum Model Control）最小/最大模式设置信号输入引脚(1)，该输入引脚电平的高、低决定了 CPU 工作在最小模式还是最大模式，当该引脚接+5V 时，CPU 工作于最小模式下，当该引脚接地时，CPU 工作于最大模式下。/S7（Bus High Enable/Status）:高 8 位数据允许/状态复用信号输出引脚(1)，输出。分时输BHE出
9、有效信号，表示高 8 为数据线 D15D8上的数据有效和 S7 状态信号，但 S7未定义任何实际意义。BHE利用信号和 AD0信号，可知系统当前的操作类型，具体规定见表 1- 4 (P16)所示。BHE表 1-4 和 A0 的代码组合和对应的操作BHEBHE A0操作所用数据引脚00从偶地址单元开始读/写一个字AD15 AD001从奇地址单元或端口读/写一个字节AD15 AD810从偶地址单元或端口读/写一个字节AD7 AD011无效-0110从奇地址开始读/写一个字(在第一个总线周期将低 8 位数据送到 AD15 AD8，下一个周期将高 8 位数据送到 AD7 AD0 )AD15 AD0在
10、8088 系统中，该引脚为，用来与、一起决定 8088 芯片当前总线周0SSRDT /IOM /期的读写操作，如表 1-5(P17)所示。性能IOM /RDT /0SS1 0 0 中断响应 1 0 1 读 I/O 端口1 1 0 写 I/O 端口1 1 1 暂停（Halt） 0 0 0 取指令操作码0 0 1 读存储器0 1 0 写存储器0 1 1 无源(3).(3).最小模式下的最小模式下的 24-3124-31 引脚引脚当 8088/8086CPU 的引脚固定接+5V 时，CPU 处于最小模式下，这时候剩余的 2431 共 8 个XMMN /引脚的名称及功能如下：（Interrupt Ac
11、knowledge）中断响应信号输出引脚(1)，低电平有效，该引脚是 CPU 响应中断请INTA求后，向中断源发出的认可信号，用以通知中断源，以便提供中断类型码，该信号为两个连续的负脉冲。ALE（Address Lock Enable）:地址锁存允许输出信号引脚(1)，高电平有效，CPU 通过该引脚向地址锁存器 8282/8283 发出地址锁存允许信号，把当前地址/数据复用总线上输出的是地址信息，锁存到地址锁存器 8282/8283 中去。注意：ALE 信号不能被浮空。（Data Enable）:数据允许输出信号引脚，低电平有效，为总线收发器 8286 提供一个控制信号，DEN表示 CPU 当
12、前准备发送或接收一项数据。（Data Transmit/Receive）:数据收发控制信号输出引脚(1)，CPU 通过该引脚发出控制数据传送RDT /方向的控制信号，在使用 8286/8287 作为数据总线收发器时，信号用以控制数据传送的方向，当该RDT /信号为高电平时，表示数据由 CPU 经总线收发器 8286/8287 输出，否则，数据传送方向相反。（Memory/Input &Output）: 存储器/I/O 端口选择信号输出引脚(1),这是 CPU 区分进行存储器访MIO/问还是 I/O 访问的输出控制信号。当该引脚输出高电平 时，表明 CPU 要进行 I/O 端口的读写操作，低位地
13、址总线上出现的是 I/O 端口的地址；当该引脚输出低电平时，表明 CPU 要进行存储器的读写操作，地址总线上出现的是访问存储器的地址。(Write): 写控制信号输出引脚(1)，低电平有效，与配合实现对存储单元、I/O 端口所进行WRMIO/的写操作控制。HOLD(Hold Request): 总线保持请求信号输入引脚(1)，高电平有效。这是系统中的其它总线部件向 CPU发来的总线请求信号输入引脚。HLDA（Hold Acknowledge）:总线保持响应信号输出引脚，高电平有效，表示 CPU 认可其他总线部件提出的总线占用请求，准备让出总线控制权。(4).(4).最大模式下的最大模式下的 2
14、4-3124-31 引脚引脚当 8088/8086CPU 的引脚固定接地时，CPU 处于最大模式下，这时XMMN /候剩余的 2431 共 8 个引脚的名称及功能如下：QS1、QS0（Instruction Queue Status）:指令队列状态信号输出引脚(2),这两个信号的组合给出了前一个 T 状态中指令队列的状态，以便于外部 8088/8086CPU 内部指令队列的动作跟踪，如下表所示：1QS0QS性 能00无操作01从指令队列的第一个字节取走代码10队列为空11除第一个字节外，还取走了后续字节中的代码、：总线周期状态信号输出引脚(3)，低电平的信号输出端，2S1S0S这些信号组合起来
15、，可以指出当前总线周期中，所进行数据传输过程的类型，总线控制器 8288 利用这些信号来产生对存储单元、I/O 端口的控制信号。、与具体物理过程之间的对应关系，如表 1-2S1S0S6（P17）所示。这里对无源状态（在的最小模式中也存在，见 P19）作一说明：从表 1-6中可以看出，每一种的组合都对应一个具体的总线操作，除 111 外，2S1S0S其余都称为有源状态。也就是说，在有源状态（对应前一个总线周期的和4T本总线周期的和状态）中，至少有一个信号为 0，当1T2T2S1S0S时（对应总线周期的和且 READY1） ，也就是一个总111012SSS3TwT线操作即将结束，另一个总线周期还未
16、开始时，称为无源状态，很显然，这时中任一信号的改变，都意味着一个新的总线周期的开始。2S1S0S (Lock)：总线封锁输出信号引脚(1)，低电平有效，当该引脚输LOCK出低电平时，系统中其它总线部件就不能占用系统总线。信号是由指令前缀 LOCK 产生的，在 LOCK 前缀后面的一条指令执行完毕之后，便撤消信LOCKLOCK号。此外，在 8088/8086 的 2 个中断响应脉冲之间，信号也自动变为有效的低电平，以防止其它总LOCK线部件在中断响应过程中，占有总线而使一个完整的中断响应过程被中断。、(Request/Grant)：总线请求信号输入/总线允许信号输出引脚(2)。这两个信号端1/GTRQ0/GTRQ可供 CPU
