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1、第 1 页 共 31 页1 1 绪论绪论1.1 数据采集系统的概念和意义数据采集系统的概念和意义信号采集与处理是计算机与外部物理世界连接的桥梁，在科研、生产和人们的日常生活中，经常需要测量流量、速度、位移、温度、压力、外形等物理量，人们一般通过传感器把上述物理量转换成模拟电信号，然后将模拟电信号经过放大、滤波、数模转换等处理后送入计算机，这就是数据采集。数据采集技术是信息科学的重要分支，它不仅应用在智能仪器中，而且在现代工业生产、国防军事及科学研究等方面都得到广泛应用，无论是过程控制、状态监测，还是故障诊断、质量检测，都离不开数据采集系统1-2。从严格意义上说，数据采集系统应该是用计算机控制的
2、多路数据自动检测或巡回检测，并且能够对数据实行存储、处理、分析计算，以及从检测的数据中提取可用的信息，供显示、记录、打印或描绘的系统。总之，不论在哪个应用领域中，数据的采集与处理越及时，工作效率就越高，取得的经济效益就越大。1.21.2 数据采集系统研究现状数据采集系统研究现状数据采集存储系统目前在环境感知，图像处理、语音识别、通信等领域有着广泛的应用，它用于实时、高速地采集和记录应用领域的各项参数信息。随着应用领域的不断深入，信号分辨率、采样率，数据存储容量，存储时间等要求都大幅提升，设备可靠性和实时性要求也越来越高，因此高精度、高可靠性的大容量数据采集存储系统就显得尤为重要，而且抗冲击干扰
3、能力、可扩展性及可移植性等方面因素都必须严格考虑处理3-4。传统的数据采集系统采用单片机作为微处理器。近年来，数据采集系统的控制芯片由原来的单片机逐步发展到数字处理芯片 DSP(数字信号处理器)，嵌入式芯片等速度更高功能更强的芯片。在高性能数据采集系统中，通常采用单片机或 DSP 作为 CPU，控制 ADC(模/数转换器)、存储器和其他外围电路的工作5。但基于单片机和 DSP 设计的数据采集系统都有一定的不足：单片机的时钟频率较低，各种功能都要靠软件的运行来实现，软件运行时间在整个采样时间中占很大的比例，效率低，难以适应高速数据采集系统的要求；DSP 的运算速度快，擅长处理密集的乘加运算，但很
4、难完成外围的复杂硬件逻辑控制。第 2 页 共 33 页FPGA 是英文 FieldProgrammable Gate Array 的缩写，即现场可编程门阵列，它是在 PAL、GAL、CPLD 等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA 集成度高，器件密度高达数千万门，可完成复杂的时序与组合逻辑电路功能，通过编程，用户可立刻把一个通用 FPGA 芯片配置成需要的硬件数字电路，其内部丰富的布线资源也给修改、测试和系统升级提供了极大的方便。随着电子技术的飞速发展，FP
5、GA 能有效克服单片机和 DSP 的缺点，它的全部控制逻辑均由硬件完成，容易实现硬件上的并行工作。FPGA 内部可以嵌入 DSP 软核，增强了系统的数据处理能力6-7；FPGA 还具有时钟频率高、内部延时小、编程配置灵活的特点，可以集采样控制、处理、缓存和传输于一个芯片内实现片上系统，这样大大提高了系统的可靠性，降低系统成本；同时随着 IP 产业的崛起，更加缩短了产品的开发周期和上市时间，有利于在激烈的市场竞争中抢占先机；因此在多路并行高速数据采集领域得到广泛应用。对数据采集系统的设计提出两个方面的要求：一方面，要求接口简单灵活且有较高的数据传输率；另一方面，由于通道多、数据量较大，要求主机能
6、够对实时数据做出快速响应，并及时进行分析和处理。一般的数据采集系统由多路数据选择器转换器、数据存储器、单片机控制器以及通信接口电路等 A/D 组成。传统的数据采集器中的多路数据选择器由多个模拟开关组成，加上转换器的控制电路及数据存储器，电路所需元 A/D 器件较多，因此电路板设计的面积较大。如果采用现场可编程门阵列电路实现多路数据选择器、存储器及外围的一些 FPGA 控制电路。不仅可以减小电路板的设计体积，而且最大限度地提高系统的信号采集和处理能力。1.31.3 主要研究内容主要研究内容本课题的主要研究内容是，在理解数据采集原理的基础上，设计一个数据采集系统，对一路数字信号进行采集，将采集编帧
7、后的数据存储，并通过上位机软件进行数据的分析。第 3 页 共 33 页2 2 系统总体设计系统总体设计F P G A 控制单元U S B 接 口 电 路计 算 机FLASH 存储器数字 信号 源422 接口图 2.1 系统整体结构图本设计的系统框图如图 2.1 所示。该系统由 422 接口模块、FPGA 控制模块、信号存储模块、USB 通讯模块以及外围电路组成。其中，USB 通信模块的设计利用了已有的研究成果。422 接口负责接收外部的 RS-422 数字量信号，并将其送入 FPGA 采集。FPGA 将读取到的数字量信号先进行数据编帧处理，接着存入外部 FIFO 中，最后控制存储于外部 FLA
8、SH 之中。电路的整个时序由逻辑控制模块协调控制。FPGA 控制模块由 FPGA 及外围电路组成。FPGA 是控制模块的核心部分，完成数据信号的采集、缓冲和传输控制。该设计方案选用 FPGA 作为主模块，主要是考虑FPGA 现场可编程特性，使用灵活方便，能够降低硬件电路设计难度。信号存储模块在系统中主要完成数字信息的存储。闪存(FLASH Memory)具有体积小、功耗低和数据不易丢失的特点，可用来实现存储器的功能。把采集到的数据缓存到外部 FIFO 中。当 FIFO 半满后，FPGA 读取 FIFO 中的数据写入 FLASH 存储器中。USB 接口模块实现 FPGA 与上位机之间的通信，完成
9、上位机控制命令与 Flash 存储数据的传送。第 4 页 共 33 页3 3 系统硬件电路的设计系统硬件电路的设计3.13.1 主要器件的选择主要器件的选择3.1.1 FPGA 芯片的选择FPGA 采用 Xilinx 公司的 Spartan-系列 FPGA 中的 XC2S100-6PQ208 实现。XCF01SVO20 作为 EPROM，TPS70358 作为供电芯片。XC2S100-6PQ208 的核心电压为 2.5V，I/O 口电压为 3.3V，具有与通用 5V 数字电路直接连接的能力。速度等级是-6，采用 PQFP 封装类型，管脚数有 208 个，最大可用的用户 I/O 数为 140 个
10、。系统门数有个，逻辑单元数（LC）为 2700 个；切片数（Slice）为 1200 个；BlockRAM 有 10个，是完全同步的双端口 RAM，总容量为 40K；分布式 RAM 位总数是 38400 bits8。断电后，程序会保留在 FPGA 中，不会清除，使应用更加方便。3.1.2 数字通信接口芯片的选择数字通信接口选择 MAX490 芯片，MAX490 是 MAXIM 公司生产的差分平衡型收发器芯片。集成片内包含 1 个驱动器和 1 个接收器适合于 RS-485 及 RS-422 通信标准。无误差传输数据的速率可达 2.5Mb/s,若通信速率为 100kb/s 时，通信距离可达1200
11、m9。3.1.3 外部 FIFO 的选择本设计采用 FIFO 数据缓存器。FIFO 是指先入先出队列(First Input First Output，FIFO)，这是一种传统的按顺序执行方法，先进入的指令先完成并引退，跟着才执行第二条指令。FIFO 与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加 1 完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。IDT7206 是一种先进先出的双端口数据缓存器。该器件使用一个满标志（FF）和一个空标志（EF）来检测其存储状态，通过 W 引脚和 R
12、引脚来控制数据的存储和读取。该设备提供了 9 位宽度的数据存储输入输出和一个控制作为用户的选择校验位。其时第 5 页 共 33 页序如图 3.1 所示。需要注意的是，IDT7206 是一个单向的 FIFO 双端口存储器。即只能由 D0D8 输入数据，由 Q0-Q8 输出数据，所以读、写控制线只有一套。也就是说不能作为双向的数据传送。另外因为这是一个 FIFO(先入先出)存储器，所以没有绝对地址的概念，只有读指针和写指针的相对位置。当相对位置为 0 时，表明存储器空；为所用的存储器的写操图 3.1 IDT7206 时序图容量时，表明存储器已满。作：只要 FF 标志不为 0，就可以进行写操作，且可
13、以与读操作同时进行。每写一次数据，写指针自动加一，当写指针与读指针的相对位置为存储器的容量时，标志 FF 清零。当 FF 标志为 0 时，所进行的任何写操作都不会改变存储器中的数据，也不会改变写指针的值。此时的写禁止由内部控制。读操作：只要 EF 标志不为 0，就可以进行读操作，且可以与写操作同时进行。每读一次数据，读指针自动加一，当读指针与写指针的相对位置为 0 时，标志 EF 清零。当 EF 标志为 0 时，所进行的任何读操作都不会改变读指针，且读出的数据都为0FFH。即数据总线呈现高阻10。3.1.4 USB 设计模块的选择USB 接口采用基于 Cypress 公司生产的 EZ-USB
14、FX2 系列中的 CY7C68013，是目前市面上第一块符合 USB2.0 标准的 USB 控制器。EZ-USB FX2 芯片包括 1 个 8051 处理器、1 个串行接口引擎(SIE)、1 个 USB 收发器、8.5KB 片上 RAM，4KB FIFO 存储器以及 1 个通用可编程接口(GPIF)。FX2 是一个全面集成的解决方案，它占用的电路板空间更少，开发时间更短11。CY7C68013 采用编程接口 GPIF 模式。可编程接口 GPIF 是主机方式，可以由软件第 6 页 共 33 页设置读写控制波形，灵活性很大，几乎可以对任何 8/16bit 接口的控制器、存储器和总线进行数据的主动读
15、写，使用非常灵活，只要输出信号和就绪信号作相应的组合，就可以实现多种复杂的控制时序。3.23.2 硬件电路各模块的设计硬件电路各模块的设计3.2.1 FPGA 外围电路 （1）电源转换电路XC2S100 的管脚电压为 3.3V，内核电压为 2.5V，因此本设计中采用一片TPS70358 来实现 5V 到 3.3V 和 2.5V 的转换，以满足 XC2S100 的供电要求。当 EN 脚连接到一个低电平时该器件开始工作。SEQ 控制哪个输出电压通道（VOUT1 或VOUT2）先打开。当装置被启用并且 SEQ 为高电平时，VOUT2 先打开，VOUT1 保持关闭，当其值达到 VOUT2 输出电压的
16、83时 VOUT1 打开。如果 VOUT2 被拉低于83（即过载条件）则 VOUT1 关闭。电源转换电路如图 3.2 所示：图 3.2 电源转换电路（2）时钟电路XC2S100 上有 4 个全局时钟输入端口，GCLK0、GCLK1、GCLK2 和 GCLK3，在此仅使用 GCLK0。本系统采用 40MHz 的晶体振荡器产生时钟信号。其余 3 个时钟输入端都接地以防止干扰。时钟电路如下图。第 7 页 共 33 页图 3.3 FPGA 时钟电路（3）配置电路在 Xilinx 的 FPGA 中采用了 SRAM 制造工艺，需要提供外部存储器PROM、EPROM、Flash 等来存储 FPGA 的下载文件，上电后数据会自动下载到 FPGA内部，对 FPGA 进行配置。本设计中选用主串模式，在主串模式中必须使用 Xilinx 公司专用的PROM。XC2S100 的配置文件大小为 781,216 位，选择 XCF01SV020 作为配置PROM。在该模式下，FPGA 产生配置时钟 CCLK
