《基于fpga的pwm控制器设毕业论文》由会员分享，可在线阅读，更多相关《基于fpga的pwm控制器设毕业论文（10页珍藏版）》请在金锄头文库上搜索。
1、西安科技大学FPGA 应用与设计综合实验报告第 1 页基于 FPGA 的 PWM 控制器设计1 设计任务与要求1.1 设计任务完成基于 FPGA 的 PWM 控制器的设计，产生固定频率、占空比可调节的 PWM 波1.2 设计要求1.2.1 掌握 PWM 技术原理；了解 PWM 控制方法及应用；完成基于FPGA 的 PWM 控制器设计1.2.2 通过课程设计的实践，进一步了解和掌握硬件描述语言(VHDL或 Verilog）和 TOP-DOWN 的设计流程，提高对实际项目的分析和设计能力，体会 FPGA 项目开发的过程，熟悉实验报告的编写规范。2 设计原理分析首先使用一个 8 位计数器对输入时钟脉
2、冲进行计数，然后将 8位可人为控制输入与计数器的输出做为比较器的输入端进行比较，比较器的输出即为固定频率、占空比可调节的 PWM 波，可以通过调节控制器中的数值对 PWM 波的占空比进行调节。3 设计方案3.1 使用一个 8 位计数器，计数器的输入时钟信号为 25MHZ，可以通过分频器来调节时钟信号的周期。3.2 使用 8 个开关来改变输入比较器的数值3.3 使用比较器，对 8 位计数器的输出与输入 8 位数进行比较，产西安科技大学FPGA 应用与设计综合实验报告第 2 页生固定频率、占空比可调节的 PWM 波。4 设计步骤4.1确定设计的整体方案，确定设计使用的软件4.2编写设计程序代码，完
3、成对控制器电路图的设计4.3使用 Quartus对设计进行仿真调试4.4连接硬件，使用示波器观察产生的波形，对不足之处进行改进调试5 设计程序代码2 分频分频器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity divclk2 isport(Tclk:in std_logic;Dclk:out std_logic); end divclk2; architecture art of divclk2 is signal tempdclk:std_logic:=0; begin process(Tclk) begin if Tclkevent and Tclk=1thentempdclkB thenQ=B 时，输出为高电位。那么当输入为“”时，计数器的状态为时，输出为高电位，所以产生的 PWM 波的占空比为 1/256 而不为 0%。7.2.3 解决方法将比较器源程序改为：当 AB时，输出为高电位。FPGA 课程设计题目：题目：基于 FPGA 的 PWM 控制器设计班级：班级： XXXXXXX姓名：姓名：XXXXXX学号：学号：XXXXXX
