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1、燕 山 大 学 课 程 设 计 说 明 书共 18 页 第 1 页燕山大学课课 程程 设设 计计 说说 明明 书书题目：题目：抢答器抢答器学院（系）：学院（系）：电气工程学院电气工程学院年级专业：年级专业：应用电子应用电子学学 号：号：2 2学生姓名：学生姓名：指导教师：指导教师： 教师职称：教师职称：实验师实验师燕 山 大 学 课 程 设 计 说 明 书共 18 页 第 2 页燕山大学课程设计（论文）任务书燕山大学课程设计（论文）任务书院（系）：电气工程学院 基层教学单位：电子实验中心 学 号2学生姓名孙东钊专业（班级）应电 4 班设计题目抢答器设 计 技 术 参 数五人参赛，每人一个按钮；
2、 主持人一个按钮，按下开始，具有复位功能； 抢中者对应的指示灯亮； 显示抢中者序号； 有人抢答时，蜂鸣 2s。设 计 要 求用拨码开关设定主持人及参赛者按钮； 用红色信号指示灯组 L1-L5 表示对应参赛者指示灯； 用点阵显示抢中者序号。工 作 量学会使用 Max+PlusII 软件、Verilog HDL 语言和实验箱；独立完成电路设计，编程下载、连接电路和调试；参加答辩并书写任务书。工 作 计 划1.了解 EDA 的基本知识，学习使用软件 Max+PlusII，下发任务书，开始电 路设计； 2.学习 Verilog HDL 语言，用 Verilog HDL 进行程序设计 3.学习使用实验箱
3、，继续电路设计； 4.完成电路设计； 5.编程下载、连接电路、调试和验收； 6. 答辩并书写任务书。参 考 资 料数字电子技术基础.阎石主编.高等教育出版社. EDA 课程设计 A 指导书.郑兆兆等编.指导教师签字基层教学单位主任签字说明：此表一式四份，学生、指导教师、基层教学单位、系部各一份。 2011 年 1 月 14 日 燕 山 大 学 课 程 设 计 说 明 书共 18 页 第 3 页目 录第 1 章 设计说明51.1 设计技术参数5 1.2 设计要求5 1.3 设计思路5 1.4 模块介绍5 第 2 章 程序代码562.1 顶层文件6 2.2 qiangda 模块6 2.3 dian
4、zhen 模块8 2.4 fengming 模块11第 3 章 仿真图123.1 qiangda 模块仿真123.2 fegnming 模块仿真13 3.3 dianzhen 模块仿真143.4 抢答器连接15第 4 章 管脚锁定15第 5 章 总结 16第 6 章 参考文献17燕 山 大 学 课 程 设 计 说 明 书共 18 页 第 4 页引言引言数字电路主要是基于两个信号,用数字信号完成对数字量进行算术运算和逻辑运算的电路我们称之为数字电路,它具有逻辑运算和逻辑处理等功能,数字电路可以分为组合逻辑电路和时序逻辑电路。EDA 简介20 世纪 90 年代，国际上电子和计算机技术较先进的国家，
5、一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如 CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了 EDA 技术的迅速发展。EDA 是电子设计自动化（Electronic Design Automation）的缩写，在 20 世纪 90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算
6、机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA 技术就是以计算机为工具，设计者在 EDA 软件平台上，用硬件描述语言 HDL 完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA 技术的出现，极大地提高了电路设计的效率和可行性，减轻了设计者的劳动强度。 Verilog HDL 简介Verilog HDL 是一种硬件描述语言（HDL:Hardware Discription Language） ，是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、
7、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。Verilog HDL 有如下特点：1)能够在不同的抽象层次上，如系统级、行为级、RTL 级、门级和开关级，对设计系统进行精确而简练的描述。2)能够在每个抽象层次的描述上对设计进行仿真验证，及时发现可能存在的错误，缩短设计周期，并保存整个设计过程的正确性。燕 山 大 学 课 程 设 计 说 明 书共 18 页 第 5 页3)由于代码描述与工艺过程实现无关，便于设计标准化，提高设计的可重用性。如果有C 语言的基础，只需很短时间就能学会和掌握 Verilog HDL 语言，因此，Verilog HDL 语言可以作为学习 HDL 设计方法的入门和基
8、础。 第第 1 1 章章 设计说明设计说明一设计说明1. 设计技术参数：五人参赛，每人一个按钮； 主持人一个按钮，按下开始，具有复位功能； 抢中者对应的指示灯亮； 显示抢中者序号； 有人抢答时，蜂鸣 2s。2. 设计要求： 学会使用 Max+PlusII 软件、Verilog HDL 语言和实验箱； 独立完成电路设计，编程下载、连接电路和调试； 参加答辩并书写任务书3. 设计思路：本电路为 5 人抢答器的设计，可设 k1,k2,k3,k4,k5 对应五位选手, q1,q2,q3,q4,q5 对应相应的抢答结果，warn 为报警型号，LED1:5 对应选手，当该选手抢答成功后则相应的 LED 发
9、光 ，主持人控制复 位键 set，当主持人按下 set 键后，电路回到原始状态，即抢答前的 状态，此时可以抢答。Q1,q2,q3,q4,q5 分别对应着 8*8 点阵上的 1,2,3,4,5，当 q1,q2,q3,q4,q5 中有高电平时，点阵对应的数字发光。 同时蜂鸣器发出蜂鸣。4. 模块介绍： 本电路共计 3 个模块，即 qiangda 模块，fengming 模块，dianzhen 模 块。qiangda 模块：qiangda 模块对应着 k1,k2,k3,k4,k5 五位选手和 set 键作为输入， q1,q2,q3,q4,q5 作为输出，还有一位时钟信号 clk 作为输入，且设置 成
10、上升沿有效。fengming 模块：warn 模块以 q1,q2,q3,q4,q5 和时钟 clk1 为输入，warn 为输出，当 q1,q2,q3,q4,q5 有输入时，驱动 warn 模块工作，warn 在 2 秒内有输出，然后消失， 使蜂鸣器蜂鸣两秒，表示有人抢答成功。dianzhen 模块：dianzhen 模块同样也是以 q1,q2,q3,q4,q5 为输入，时钟 clk 为输入，燕 山 大 学 课 程 设 计 说 明 书共 18 页 第 6 页ROW0:7,RA0:7为输出，ROW 和 RA 驱动点阵工作。二.程序代码1. 顶层文件：module qiangdaqi(clk,clk
11、1,k1,k2,k3,k4,k5,set,q1,q2,q3,q4,q5,RA,ROW,warn);input clk,k1,k2,k3,k4,k5,set,clk1;output q1,q2,q3,q4,q5,warn;output0:7 RA,ROW;qiangda u1(.clk(clk),.k1(k1),.k2(k2),.k3(k3),.k4(k4),.k5(k5),.set(set),.q1(q1),.q2(q2),.q3(q3),.q4(q4),.q5(q5);dianzhen u2(.clk(clk),.q1(q1),.q2(q2),.q3(q3),.q4(q4),.q5(q5),
12、.RA(RA),.ROW(ROW);fengming u3(.q1(q1),.q2(q2),.q3(q3),.q4(q4),.q5(q5),.clk1(clk1),.warn(warn);endmodule2. qiangda 模块：module qiangda(clk,k1,k2,k3,k4,k5,set,q1,q2,q3,q4,q5);input clk,k1,k2,k3,k4,k5,set;output q1,q2,q3,q4,q5;reg q1,q2,q3,q4,q5,suoding;always(posedge clk or posedge set)beginif(set)燕 山 大
13、 学 课 程 设 计 说 明 书共 18 页 第 7 页beginsuoding=0;q1=0;q2=0;q3=0;q4=0;q5=0;endelsebeginif(k1=1suoding=1;endelse if(k2=1suoding=1;endelse if(k3=1suoding=1;endelse if(k4=1suoding=1;endelse if(k5=1suoding=1;end燕 山 大 学 课 程 设 计 说 明 书共 18 页 第 8 页endendendmodule3. dianzhen 模块：module dianzhen(clk,q1,q2,q3,q4,q5,RA
14、,ROW);input clk,q1,q2,q3,q4,q5;output0:7 RA,ROW;reg0:7 RA,ROW,count;always(posedge clk)begincount=count+1;if(count=9)count=1;if(q1)begincase(count)1:begin ROW=8b;RA=8b; end2:begin ROW=8b;RA=8b; end3:begin ROW=8b;RA=8b; end4:begin ROW=8b;RA=8b; end燕 山 大 学 课 程 设 计 说 明 书共 18 页 第 9 页5:begin ROW=8b;RA=8b; end6:begin ROW=8b;RA=8b; end7:begin ROW=8b;RA=8b; end8:begin ROW=8b;RA=8b; endendcaseendelse if(q2)begincase(count)1:begin
