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1、1硬件描述语言 HDL 的现状与发展摘要：从数字系统设计的性质出发，结合目前迅速发展的芯片系统，比较、研究各种硬件描述语言；详细阐述各种语言的发展历史、体系结构和设计方法；探讨未来硬件描述语言的发展趋势，同时针对国内 EDA 基础薄弱的现状，在硬件描述语言方面作了一些有益的思考。 关键词：ASIC 硬件描述语言 HDL Verilog HDL VHDL SystemC Superlog 芯片系统 SoC引 言硬件描述语言 HDL 是一种用形式化方法描述数字电路和系统的语言。利用这种语言，数字电路系统的设计可以从上层到下层（从抽象到具体）逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂
2、的数字系统。然后，利用电子设计自动化（EDA）工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。接下去，再用专用集成电路 ASIC 或现场可编程门阵列 FPGA 自动布局布线工具，把网表转换为要实现的具体电路布线结构。目前，这种高层次(high-level-design)的方法已被广泛采用。据统计，目前在美国硅谷约有 90%以上的 ASIC 和 FPGA 采用硬件描述语言进行设计。硬件描述语言 HDL 的发展至今已有 20 多年的历史，并成功地应用于设计的各个阶段：建模、仿真、验证和综合等。到 20 世纪 80 年代，已出现了上百种硬件描述语言，对
3、设计自动化曾起到了极大的促进和推动作用。但是，这些语言一般各自面向特定的设计领域和层次，而且众多的语言使用户无所适从。因此，急需一种2面向设计的多领域、多层次并得到普遍认同的标准硬件描述语言。20 世纪 80 年代后期，VHDL 和 Verilog HDL 语言适应了这种趋势的要求，先后成为 IEEE 标准。现在，随着系统级 FPGA 以及系统芯片的出现，软硬件协调设计和系统设计变得越来越重要。传统意义上的硬件设计越来越倾向于与系统设计和软件设计结合。硬件描述语言为适应新的情况，迅速发展，出现了很多新的硬件描述语言，像Superlog、SystemC、Cynlib C+等等。究竟选择哪种语言进
4、行设计，整个业界正在进行激烈的讨论。因此，完全有必要在这方面作一些比较研究，为 EDA 设计做一些有意义的工作，也为发展我们未来的芯片设计技术打好基础。1 目前 HDL 发展状况目前，硬件描述语言可谓是百花齐放，有VHDL、Superlog、Verilog、SystemC、Cynlib C+、C Level 等等。虽然各种语言各有所长，但业界对到底使用哪一种语言进行设计，却莫衷一是，难有定论。而比较一致的意见是，HDL 和 C/C+语言在设计流程中实现级和系统级都具有各自的用武之地。问题出现在系统级和实现级相连接的地方：什么时候将使用中的一种语言停下来，而开始使用另外一种语言？或者干脆就直接使
5、用一种语言？现在看来得出结论仍为时过早。在 2001 年举行的国际 HDL 会议上，与会者就使用何种设计语言展开了生动、激烈的辩论。最后，与会者投票表决：如果要启动一个芯片设计项目，他们愿意选择哪种方案?结果，仅有 2 票或 3 票赞成使用 SystemC、Cynlib 和 C Level 设计；3而 Superlog 和 Verilog 各自获得了约 20 票。至于以后会是什么情况，连会议主持人 John Cooley 也明确表示：“5 年后，谁也不知道这个星球会发生什么事情。 ”各方人士各持己见：为 Verilog 辩护者认为，开发一种新的设计语言是一种浪费；为 SystemC 辩护者认为
6、，系统级芯片 SoC 快速增长的复杂性需要新的设计方法；C 语言的赞扬者认为，Verilog 是硬件设计的汇编语言，而编程的标准很快就会是高级语言，Cynlib C+是最佳的选择，它速度快、代码精简；Superlog 的捍卫者认为，Superlog 是 Verilog 的扩展，可以在整个设计流程中仅提供一种语言和一个仿真器，与现有的方法兼容，是一种进化，而不是一场革命。当然，以上所有的讨论都没有提及模拟设计。如果想设计带有模拟电路的芯片，硬件描述语言必须有模拟扩展部分，像 Verilog HDL-A，既要求能够描述门级开关级，又要求具有描述物理特性的能力。2 几种代表性的 HDL 语言2.1
7、VHDL早在 1980 年，因为美国军事工业需要描述电子系统的方法，美国国防部开始进行 VHDL 的开发。1987 年，由 IEEE（Institute of Electrical and Electro- nics Engineers）将 VHDL 制定为标准。参考手册为 IEEE VHDL 语言参考手册标准草案 1076/B 版，于 1987 年批准，称为 IEEE 1076-1987。应当注意，起初 VHDL 只是作为系统规范的一个标准，而不是为设计而制定的。第二个版本是在 1993 年制定的，称为 VHDL-93，增加了一些新的命令和属性。虽然有“VHDL 是一个 4 亿美元的错误”这
8、样的说法，但 VHDL 毕竟是 1995 年4以前唯一制订为标准的硬件描述语言，这是它不争的事实和优势；但同时它确实比较麻烦，而且其综合库至今也没有标准化，不具有晶体管开关级的描述能力和模拟设计的描述能力。目前的看法是，对于特大型的系统级数字电路设计，VHDL是较为合适的。实质上，在底层的 VHDL 设计环境是由 Verilog HDL 描述的器件库支持的，因此，它们之间的互操作性十分重要。目前，Verilog 和 VDHL 的两个国际组织OVI、VI 正在筹划这一工作，准备成立专门的工作组来协调 VHDL 和 Verilog HDL 语言的互操作性。OVI 也支持不需要翻译，由 VHDL 到
9、 Verilog 的自由表达。2.2 Verilog HDLVerilog HDL 是在 1983 年，由 GDA（GateWay Design Automation）公司的 Phil Moorby 首创的。Phil Moorby 后来成为 Verilog-XL 的主要设计者和 Cadence 公司的第一合伙人。在 19841985 年，Phil Moorby 设计出了第一个名为 Verilog-XL 的仿真器；1986 年，他对 Verilog HDL 的发展又作出了另一个巨大的贡献：提出了用于快速门级仿真的 XL 算法。随着 Verilog-XL 算法的成功，Verilog HDL 语言得
10、到迅速发展。1989 年，Cadence 公司收购了 GDA 公司，Verilog HDL 语言成为 Cadence 公司的私有财产。1990 年，Cadence 公司决定公开 Verilog HDL 语言，于是成立了 OVI（Open Verilog International）组织，负责促进 Verilog HDL 语言的发展。基于 Verilog HDL的优越性，IEEE 于 1995 年制定了 Verilog HDL 的 IEEE 标准，即 Verilog HDL 1364-1995；2001 年发布了 Verilog HDL 1364-2001 标准。在这个标准中，加入了Verilo
11、g HDL-A 标准，使 Verilog 有了模拟设计描述的能力。52.3 Superlog开发一种新的硬件设计语言，总是有些冒险，而且未必能够利用原来对硬件开发的经验。能不能在原有硬件描述语言的基础上，结合高级语言 C、C+甚至 Java等语言的特点，进行扩展，达到一种新的系统级设计语言标准呢?Superlog 就是在这样的背景下研制开发的系统级硬件描述语言。Verilog 语言的首创者 Phil Moorby 和 Peter Flake 等硬件描述语言专家，在一家叫 Co-Design Automation 的 EDA 公司进行合作，开始对 Verilog 进行扩展研究。1999 年，Co
12、-Design 公司发布了 SUPERLOGTM 系统设计语言，同时发布了两个开发工具：SYSTEMSIMTM 和 SYSTEMEXTM。一个用于系统级开发，一个用于高级验证。2001 年，Co-Design 公司向电子产业标准化组织 Accellera 发布了 SUPERLOG 扩展综合子集 ESS，这样它就可以在今天 Verilog 语言的 RTL 级综合子集的基础上，提供更多级别的硬件综合抽象级，为各种系统级的 EDA 软件工具所利用。至今为止，已超过 15 家芯片设计公司用 Superlog 来进行芯片设计和硬件开发。Superlog 是一种具有良好前景的系统级硬件描述语言。但是不久前
13、，由于整个 IT产业的滑坡，EDA 公司进行大的整合，Co-Design 公司被 Synopsys 公司兼并，形势又变得扑朔迷离。2.4 SystemC随着半导体技术的迅猛发展，SoC 已经成为当今集成电路设计的发展方向。在系统芯片的各个设计中，像系统定义、软硬件划分、设计实现等，集成电路设计界一直在考虑如何满足 SoC 的设计要求，一直在寻找一种能同时实现较高层次的软6件和硬件描述的系统级设计语言。SystemC 正是在这种情况下，由 Synopsys 公司和 CoWare 公司积极响应目前各方对系统级设计语言的需求而合作开发的。1999 年 9 月 27 日，40 多家世界著名的 EDA
14、公司、IP 公司、半导体公司和嵌入式软件公司宣布成立“开放式SystemC 联盟”。著名公司 Cadence 也于 2001 年加入了 SystemC 联盟。SystemC从 1999 年 9 月联盟建立初期的 0.9 版本开始更新，从 1.0 版到 1.1 版，一直到2001 年 10 月推出了最新的 2.0 版。3 各种 HDL 语言的体系结构和设计方法3.1 SystemC所有的 SystemC 都是基于 C+的；图 1 中的上层构架都是很明确地建立在下层的基础上；SystemC 内核提供一个用于系统体系结构、并行、通信和同步时钟描述的模块；完全支持内核描绘以外的数据类型、用户定义数据类
15、型；通常的通信方式，如信号、FIFO，都可以在内核的基础上建立，经常使用的计算模块也可以在内核基础上建立；如果需要，图 1 中较低层的内容不依赖上层就可以直接使用。实际使用中，SystemC 由一组描述类库和一个包含仿真核的库组成。在用户的描述程序中，必须包括相应的类库，可以通过通常的 ANSI C+编译器编译该程序。SystemC 提供了软件、硬件和系统模块。用户可以在不同的层次上自由选择，建立自己的系统模型，进行仿真、优化、验证、综合等等。3.2 SuperlogSuperlog 集合了 Verilog 的简洁、C 语言的强大、功能验证和系统级结构设计等特征，是一种高速的硬件描述语言。其体
16、系结构如图 2。7 Verilog 95 和 Verilog 2K。Superlog 是 Verilog HDL 的超集，支持最新的 Verilog 2K 的硬件模型。 C 和 C+语言。Superlog 提供 C 语言的结构、类型、指针，同时具有 C+面对对象的特性。 Superlog 扩展综合子集 ESS。ESS 提供一种新的硬件描述的综合抽象级。 强大的验证功能。自动测试基准，如随机数据产生、功能覆盖、各种专有检查等。Superlog 的系统级硬件开发工具主要有 Co- Design Automation 公司的SYSTEMSIMTM 和 SYSTEMEXTM，同时可以结合其它的 EDA 工具进行开发。3.3 Verilog 和 VHDL这两种语言是传统硬件描述语言，有很多的书籍和资料可以查阅参考，这里不多介绍。4 目前可取可行的策略和方式按传统方法，我们将硬件抽象级的模型类型分为以下五种： 系统级（system）用语言提供的高级结构实现算法运行的模型； 算法级（algorithm）用语言提供的高级结构实现算法运行的模型； RTL 级（
