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1、1位同步信号提取实验位同步信号提取实验一、实验目的一、实验目的1、掌握用数字锁相环提取位同步信号的原理及其对信息代码的要求。2、掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念。二、实验内容二、实验内容1、观察数字锁相环的失锁状态和锁定状态。2、观察数字锁相环锁定状态下位同步信号的相位抖动现象及相位抖动大小与固有频差的关系。3、观察数字锁相环位同步器的同步保持时间与固有频差之间的关系。三、实验仪器三、实验仪器1、信号源模块2、同步信号提取模块3、20M 双踪示波器 一台四、实验原理四、实验原理 4.1、电路分析位同步也称为位定时恢复或码元同步。在任何形式的数字通信系统中，位同
2、步都是必不可少的，无论数字基带传输系统还是数字频带传输系统，无论相干解调还是非相干解调，都必须完成位同步信号的提取，即从接收信号中设法恢复出与发端频率相同的码元时钟信号，保证解调时在最佳时刻进行抽样判决，以消除噪声干扰所导致的解调接收信号的失真，使接收端能以较低的错误概率恢复出被传输的数字信息。因此，位同步信号的稳定性直接影响到整个数字通信系统的工作性能。位同步的实现方法分为外同步法和自同步法两类。由于目前的数字通信系统广泛采用自同步法来实现位同步，故在此仅对位同步中的自同步法进行介绍。采用自同步法实现位同步首先会涉及两个问题：（1）如果数字基带信号中确实含有位同步信息，即信号功率谱中含有位同
3、步离散谱，就可以直接用基本锁相环提取出位同步信号，供抽样判决使用；（2）如果数字基带信号功率谱中并不含有位定时离散谱，怎样才能获得位同步信号。数字基带信号本身是否含有位同步信息与其码型有密切关系。应强调的是，无论数字基带信号的码型如何，数字已调波本身一般不含有位同步信息，因为已调波的载波频率通2常要比基带码元速率高得多，位同步频率分量不会落在数字已调波频带之内，通常都是从判决前的基带解调信号中提取位同步信息。二进制基带信号中的位同步离散谱分量是否存在，取决于二进制基带矩形脉冲信号的占空比。若单极性二进制矩形脉冲信号的码元周期为 Ts，脉冲宽度为 ，则 NRZ 码的 Ts，则 NRZ 码除直流分
4、量外不存在离散谱分量，即没有位同步离散谱分量 1/Ts；RZ 码的 满足 0Ts，且 通常占空比为 50，此时的 RZ 码含有 n 为奇数的 n/ Ts离散谱分量，无 n 为偶数的离散谱分量，这就是说，RZ 码含有位同步离散谱分量。显然，为了能从解调后的基带信号中获取位同步信息，可以采取两种措施：（1）如原始数字基带码为 NRZ 码，若传输信道带宽允许，可将 NRZ 码变换为 RZ码后进行解调；（2）如调制时基带码采用 NRZ 码，就必须在接收端对解调出的基带信号进行码变换，即将 NRZ 码变换成 RZ 码，码变换过程实质上是信号的非线性变换过程，最后再用锁相环（通常为数字锁相环）提取出位同步
5、信号离散谱分量。将 NRZ 码变为 RZ 码的最简单的办法是对解调出的基带 NRZ 码进行微分、整流，即可得到归零窄脉冲码序列。图 1 微分整流型数字锁相环组成原理框图下面简单介绍一下数字锁相环的组成原理。数字锁相环的主要特点是鉴相信号为数字x微分整流NRZ码单稳4单稳5单稳1单 稳 2单稳3与门a与 门 b晶振整形或门扣除门分频器附加门码型变换器鉴相器控制调节器位同步信号常 闭 门常 开 门CBADFGH（RZ码）Ynf03信号，鉴相输出也是数字信号，即环路误差电压是量化的，没有模拟环路滤波器。由于数字锁相环的输入是经过微分和全波整流后的信号，故这种数字锁相环也称为微分整流型数字锁相环，其原
6、理框图如图 1 所示。该电路由码型变换器、鉴相器、控制调节器组成，各部分的作用如下：码型变换器完成解调出的基带 NRZ 码到 RZ 码的变换，使鉴相输入信号 X 含有位同步离散谱分量。鉴相器用于检测信号 X 与输出位同步信号（分频输出 D）相位间的超前、滞后关系，并以量化形式提供表示实时相位误差的超前脉冲 F 和滞后脉冲 G，供控制调节器使用。当分频输出位同步信号 D 相位超前与信号 X 时，鉴相器输出超前脉冲 F（低电平有效）；反之，则输出滞后脉冲 G（高电平有效），二者均为窄脉冲。控制调节器的作用是根据鉴相器输出的误差指示脉冲，在信号 D 与信号 X 没有达到同频与同相时调节信号 D 的相
7、位。高稳定晶振源输出 180相位差、重复频率为 nf0的 A、B两路窄脉冲序列作为控制调节器的输入，经 n 分频后输出重复频率为 f0的被调位同步信号D，它与信号 X 在鉴相器中比相。因超前脉冲 F 低电平有效并作用于扣除门（与门），平时扣除门总是让脉冲序列 A 通过，故扣除门为常开门，又因滞后脉冲 G 高电平有效并作用于附加门（与门），平时附加门总是对序列 B 关闭的，故附加门为常闭门。当信号 D 的相位超前与信号 X 的相位时，鉴相器输出窄的低电平超前脉冲 F，扣除门（与门）将从脉冲序列 A 中扣除一个窄脉冲，则 n 分频器输出信号 D 的相位就推迟了 Ts /n（相移 360/n），信号
8、 D 的瞬时频率也被调低；当信号 D 的相位滞后于信号 X 的相位时，鉴相器输出窄的高电平滞后脉冲 G，附加门（与门）此时打开让脉冲序列 B（与脉冲序列 A 保持 180固定相差）中的一个脉冲通过，经或门插进来自扣除门输出的脉冲序列 A 中，则分频器输入多插入的这个脉冲使 n 分频器输出信号的 D 相位提前了 Ts /n（相移 360/n），信号 D 的瞬时频率则被提高。由此可见，环路对信号 D 相位和频率的控制调节是通过对 n 分频器输入脉冲序列步进式加、减脉冲实现的，经环路的这种反复调节，最终可达到相位锁定，从而提取出位同步信号。4.2、性能指标位同步系统的性能通常是用相位误差、建立时间、
9、保持时间等指标来衡量。数字锁相法位同步系统的性能如下。a)相位误差 e数字锁相法提取位同步信号时，相位误差主要是由于位同步脉冲的相位在跳变地调整4所引起的。因为每调整一步，相位改变 2/n（n 是分频器地分频次数） ，故最大的相位误差为 2/n。用这个最大的相位误差来表示，可得e（1）360 /eno上面已经求得数字锁相法位同步的相位误差有时不用相位差而用时间差 Te来表示相e位误差。因每码元的周期为 T，故得（2）/eTT nb)同步建立时间 ts同步建立时间即为失去同步后重建同步所需的最长时间。为了求这个最长时间，令位同步脉冲的相位与输入信号码元的相位相差 T/2 秒，而锁相环每调整一步仅
10、能移 T/n 秒，故所需最大的调整次数为（3）2/2/n nTTN接收随机数字信号时，可近似认为两相邻码元中出现 01、10、11、00 的概率相等，其中，有过零点的情况占一半。由于数字锁相法中是从数据过零点中提取作比相用的标准脉冲的，因此平均来说，每 2T 秒可调整一次相位，故同步建立时间为Ts=2TN=nT（秒） （4）c)同步保持时间 tc当同步建立后，一旦输入信号中断，由于收发双方的固有位定时重复频率之间总存在频差 F，收端同步信号的相位就会逐渐发生漂移，时间越长，相位漂移量越大，直至漂移量达到某一准许的最大值，就算失步了。设收发两端固有的码元周期分别为 T1=1/F 和 T2=1/F
11、，则（5）2 02112212111 FFFFFFFFTT 式中的 F0为收发两端固有码元重复频率的几何平均值，且有（6）00/1 FT 由式（5）可得（7） FFTTF0210再由式（6） ，上式可写为5（8） FFTTT0021式（8）说明了当有频差 F 存在时，每经过 T0时间，收发两端就会产生的时12|TT间漂移。反过来，若规定两端容许的最大时间漂移为 T0/K 秒（K 为一常数） ，需要经过多少时间才会达到此值呢？这样求出的时间就是同步保持时间 tc。代入式（8）后，得FF tKTc00/解得 （9）FKtc1若同步保持时间 tc的指标给定，也可由上式求出收发两端振荡器频率稳定度的要
12、求为1cFt K此频率误差是由收发两端振荡器造成的。若两振荡器的频率稳定度相同，则要求每个振荡器的频率稳定度不能低于（10） FKtFFc00212123456ABCD654321DCBARST1P3.02P3.03XTAL24XTAL15P326P337P348P359GND10P3711P1012P1113P1214P1315P1416P1517P1618P1719VCC20U508 89C2051VCCXTALRSTNRZ-IN 1 2 3 45678SW501SW-DIP4I/OS502 BNI/OS503 BNTP502 TP TP503 TP图 2 位同步电路原理图本实验只能从码速
13、率为 15.625KHz、10KHz、8KHz、4KHz（通过拨码开关 SW501 选择）的 NRZ 码中提取出位同步信号。以码速率为 15.625KHz 的 NRZ 码为例，将 SW501 的第一位拨上后，数字锁相环的本振频率就被设置在 15.625KHz。在图 2 中，单片机U508（89C2051）将输入的 NRZ 码与数字锁相环本振输出的信号的相位进行鉴相（比较两个6信号的上升沿），用将相位差进行量化后得到的数值对数字锁相环本振输出的相位进行调整，最后得到正确的位同步信号。五、实验步骤五、实验步骤1、将信号源模块、同步信号提取模块小心地固定在主机箱中，确保电源接触良好。2、插上电源线，
14、打开主机箱右侧的交流开关，再分别按下两个模块中的开关POWER1、POWER2，对应的发光二极管 LED001、LED002、D500、D501 发光，按一下信号源模块的复位键，两个模块均开始工作。（注意，此处只是验证通电是否成功，在实验中均是先连线，后打开电源做实验，不要带电连线）3、将信号源模块的位同步信号的频率设置为 15.625KHz（通过将拨码开关 SW101、SW102设置为 00000001 00101000） ，将信号源模块输出的 NRZ 码设置为 1、0 交替码（通过拨码开关 SW103、SW104、SW105 进行设置） 。4、 将同步信号提取模块的拨码开关 SW501 的
15、第一位拨上，即将数字锁相环的本振频率设置为 15.625KHz，然后将信号源模块输出的 NRZ 码从信号输入点“NRZ-IN”输入，按一下同步信号模块上的“复位”键，使单片机开始工作，以信号源产生的位同步信号“BS”为内触发源，用示波器双踪同时观察信号输出点“位同步输出”的信号与信号源中的“BS”信号。5、 应特别注意的是，本模块只能提取 NRZ 码的位同步信号，而且当信号源模块中的位同步信号的频率偏离同步信号提取模块设置的数字锁相环的本振频率过远时，将无法正确提取输入信号的位同步信号。本实验中数字锁相环共有15.625KHz、10KHz、8KHz、4KHz 四种本振频率可供选择，分别对应拨码
16、开关 SW501 的1、2、3、4 位，实验时请注意正确选择。（注意当锁相频率改变时，需重新按下同步模块上的“复位”键，位同步信号才能正确提取）六、输入、输出点参考说明六、输入、输出点参考说明1、输入点参考说明 NRZ-IN： NRZ 码输入点。2、输出点参考说明 位同步输出：提取的位同步信号输出点。3、拨码开关 SW501 的 1、2、3、4 位分别对应数字锁相环的15.625KHz、10KHz、8KHz、4KHz 四种本振频率。7七、实验思考题七、实验思考题1、设数字锁相环固有频差为f，允许同步信号相位抖动范围为码元宽度 Ts 的 倍，求同步保持时间 tc及允许输入的 NRZ 码的连“1”或连“0”个数的最大值。2、 数字锁相环
