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1、I/O 口FPGA 对应管脚I/O口FPGA 对应管脚I/O口FPGA 对应管脚IO143IO2075IO28113IO239IO2177IO31120IO366IO2285IO14135IO752IO2387IO15141IO850IO24101IO16137IO934IO25104IO171IO1071IO27112IO187IO1911CLK22、24CLK块10可编程逻辑器件应用可编程逻辑器件应用实实 验验 指指 导导 书书电子科学与技术专业组电子科学与技术专业组目目 录录实验一用原理图法设计一个 38 译码器组合电路.2实验二用原理图设计方法设计一个触发器.22实验三、用 VHDL
2、语言设计 7 段数码管控制接口.26实验四、用 VHDL 语言和原理图设计方法混合设计一个全加器.33实验五、用 VHDL 语言和原理图设计方法混合设计一个简易时钟电路.39实验六、用 VHDL 语言和原理图设计方法混合设计一个计数译码显示电路.48实验七用 VHDL 语言和原理图设计方法混合设计一个点阵控制接口电路.59实验八、利用可编程逻辑器件设计一个 ROM .64实验九、利用可编程逻辑器件设计一个 FIFO .74实验十、利用可编程逻辑器件设计一个步进电机控制接口电路.81实验十一、利用可编程逻辑器件设计一个 D/A 控制接口电路.86实验十二、利用可编程逻辑器件设计一个 A/D 控制
3、接口电路.99实验一实验一用原理图法设计一个用原理图法设计一个 38 译码器组合电路译码器组合电路一、实验目的一、实验目的1.通过一个简单的 38 译码器的设计，让学生掌握组合逻辑电路的设计方法。2.掌握组合逻辑电路的静态测试方法。3.初步了解可编程器件设计的全过程。二、实验器材二、实验器材1.台式计算机 1 台。2.可编程逻辑逻辑器件实验软件 1 套。3.下载电缆一套。4.示波器一台。三、实验说明三、实验说明1台式计算机用于向可编程逻辑逻辑器件实验软件提供编程、仿真、下载的平台，供用户使用。2可编程逻辑逻辑器件实验软件向原理图的设计提供平台，并将调试好的原理图下载到可编程逻辑逻辑器件中。3下
4、载电缆是可编程逻辑器件软件和可编程逻辑逻辑器件之间的接口电缆，为了便于区别，用不同颜色导线区分下载电缆的电源、地和信号，一般用红色导线接电源，用黑色导线接地。4示波器用于观察可编程逻辑器件执行程序时输出信号的变化。四、实验原理说明四、实验原理说明3 线-8 线译码器具有将一组三位二进制代码翻译为相对应的输出信号的电路特点。输出信号 D7D0 的表达式功能表输入输 出CBAD7D6D5D4D3D2D1D0Y000000000001Y100100000010Y201000000100Y301100001000Y410000010000Y510100100000Y611001000000Y71111
5、0000000五、实验内容和步骤五、实验内容和步骤1 1、建立工程、建立工程 （1）软件的启动：打开 Quartus II 软件,如图 1-1 所示。图 1-1 （2）启动 File 菜单，点击 New Project Wizard，如下图 1-2 所示。图 1-2（3）进入向导，选择 Next，如图 1-3 所示。图 1-3（4）设置保存路径，以及项目名称，项目名称为 decode3_8,如图 1-4 所示。图 1-4（5）点击 Next，选择器件类型及型号（实验箱使用的 CPLD 的是 Altera 公司 CycloneIII 系列 EP3C10E144C8 型） ，如图 1-5 所示。图
6、 1-5 （6）点击 Next，直至 Finish。建立好的工程如图 1-6 所示图 1-62 2、建立文件、建立文件 （1）启动 FileNew 菜单，弹出设计输入选择窗口，如下图 1-7 所示。或点击图 1-8 主菜单中的空白图标，进入新建文件状态。图 1-7图 1-8（2）选择 Blockdiagram/Schematic File，单击 ok 按钮，打开原理图编辑器，进入原理图设计输入电路编辑状态，如下图 1-8 所示：图 1-93 3、设计的输入、设计的输入（1）放置一个器件在原理图上在原理图的空白处双击鼠标左键，出现窗口如图 1-11；也可单击鼠标右键，出现窗口如图 1-10，选择
7、“Insert-Symbol as Block”,出现窗口如图 1-10，进入器件选择输入窗口。图 1-10图：1-11（2）在“Libraries”提示处（光标处）用鼠标双击库文件（在提示窗“primitives”里的各个文件） ，在提示窗“logic”中双击元件或选中元件按下 OK 即可将该器件放置到原理图中。（3）如果安放相同元件，只要按住 Ctrl 键，同时用鼠标拖动该元件复制即可。（4）一个完整的电路包括：输入端口 INPUT、电路元器件集合、输出端口 OUTPUT。（5）输入输出引脚在在提示窗“primitives”里的 pin 中添加引脚；（6）下图 1-12 为 3-8 译码器
8、元件安放结果。图 1-12（7）添加连线到器件的管脚上：把鼠标移到元件引脚附近，则鼠标光标自动由箭头变为十字，按住鼠标右键拖动，即可画出连线。3-8 译码器原理图如图 1-13 所示。图 1-134 4、标记输入、标记输入/ /输出端口属性输出端口属性分别双击输入端口的“PIN-NAME” ，当变成黑色时，即可输入标记符并回车确认；输出端口标记方法类似。本译码器的三输入断分别标记为：A、B、C；其八输出端分别为：D0、D1、D2、D3、D4、D5、D6、d7。如下图 1-14 所示。图 1-145 5、保存原理图、保存原理图单击保存按钮图标，对于新建文件，出现类似文件管理器的图框，请选择保存路
9、径、文件名称保存原理图，原理图的扩展名为.bdf，本实验中取名为 decode3_8.bdf。至此，完成了一个电路的原理图设计输入的整个过程。6 6、功能仿真、功能仿真首先我们介绍功能仿真，即前仿真。Quartus II 软件支持电路的功能仿真（或称前仿真）和时序分析（或称后仿真） 。众所周知，开发人员在进行电路设计时，非常希望有比较先进的高效的仿真工具出现，这将为你的设计过程节约很多时间和成本。由于 EDA 工具的出现，和它所提供的强大的（在线）仿真功能迅速地得到了电子工程设计人员的青睐，这也是当今 EDA（CPLD/FPGA）技术非常火暴的原因之一。下面就 Quartus II 软件的仿真
10、功能的基本应用在本实验中作一初步介绍，在以后的实验例程中将不在一一介绍。（1）编译与仿真选择选择 Quartus II Processing 菜单，进入编译功能。 1点击工具栏，如下图 1-15。 2图 1-15（2）打开波形编辑器。如果编译无误，选择菜单 File 中的 New 项，在 New 窗口中选择 Other Files 中 1的 Vector Waveform File,如图 1-16、图 1-17 所示。图 1-16图 1-17 在 Name 窗口点击右键添加需要仿真的引脚，如下图 1-18 所示。 2图 1-18点击 Insert Node or Bus. 弹出如图 1-19
11、窗口。 3图 1-19点击 Node Finder 如下图 1-20，点击 List，点击添加全部，如下图 1-21 所示， 4点击 OK，完成添加。图 1-20图 1-21准备为电路输入端口输入端口添加激励波形，如下图 1-22 所示。选中欲添加信号的管脚， 5窗口左边的信号源即刻变成可操作状态。根据实际电路要求选择信号源种类，在本电路中我们选择时钟信号就可以满足仿真要求。图 1-22设置时钟信号起止时间，时钟周期，点击 OK，图 1-23 6图 1-23保存波形文件，保存路径必须和工程文件一致。 7（3）仿真器参数设置。在菜单中选择 Assignment 中的 settings,在 Set
12、ting 窗口下选择Simulator Settings，在右侧窗口 Simulation mode 选择 functional，如图 1-24 所示图 1-24（4）设置完成后，需要点击 ProcessingGenerate Functional Simulation Netlist（目的是生成网络表为仿真做准备）,如下图 1-25 所示图 1-25（5）点击启动仿真，得到仿真波形。仿真波形如图 1-26图 1-267 7、时序仿真、时序仿真在实际器件中信号往往会产生延时，为了避免这些延时对功能造成不必要的影响，在Quartus II 中提供了时序仿真，虽然不一定能完全仿真实际情况，但是能够
13、对一些可以预见的问题进行仿真，所以进行时序仿真在 EDA 设计中时序仿真比不可少。（1）编译与仿真选择选择 Quartus II Processing 菜单，进入编译功能。 1点击主菜单“Processing”,“Start Compilation” ，如下图 1-27。 2图 1-27如果编译通过没有报错。这时下一步做的仿真是时序仿真，此时需要在设置中设置 3 时序仿真如下图 1-28 1-29 所示。图 1-28图 1-29添加仿真激励信号波形 4在时序仿真中，添加仿真激励信号波形和功能仿真方法一样，可以参照功能仿真设置方法设置。注意如果已进行过功能仿真切记不可再次新建波形文件，因为 Qu
14、artus II在一个项目文件下只支持一个波形文件仿真，只需打开功能仿真时设置好的波形文件选择时序仿真即可。点击启动仿真，得到仿真波形，波形如图 1-30。 5图 1-308 8、引脚分配、引脚分配在完成编译和仿真后，需要对引脚进行配置，这是对下一步下载程序所做的最后准备。（1）点击 Assignments 选择 Pins 进行引脚分配， （Quartus II 中快捷按钮为）如图 1-31 所示图 1-31（2）弹出引脚分配窗口，如图 1-32 所示，具体分配可根据实验箱提供的管脚分配说明来分配 (说明：实验中发现每个实验箱 I/O 口会出现一些问题，因此必须根据实际情况来分配引脚)。分配完成后图 1-33 所示，I/O 口FPGA 对应管脚I/O口FPGA 对应管脚I/O口FPGA 对应管脚IO143IO2075IO28113IO239IO2177IO31120IO366IO2285IO14135IO752IO2387IO15141IO850IO24101IO16137IO934IO25104IO171IO1071IO27112IO187IO1911CLK22、24CLK块10图 1-32图 1-33（3）在完成引脚分配以后需要进行一次全编译。9 9、下载、下载全编译无误后点，弹出下载窗口如图 1-34，点击 START，下
