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1、12实验一实验一 Quartus II 9.0 软件使用入门软件使用入门（基础性实验）（基础性实验）一 实验目的1、了解利用 Quartus II 9.0 软件开发数字电路的基本流程以及掌握 Quartus II 软件的详细操作。2、了解使用 VHDL 语言和原理图设计进行 HDL 描述的实现方法。3、掌握 Quartus II 9.0 软件开发数字电路的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用 JTAG 接口进行下载的常规设计流程。4、掌握使用 SIGNALTAP II 进行硬件采样的具体过程。二 实验前的准备1、将红色的 MODUL_SEL 拨码开关组合的 1、2、8
2、拨上，3、4、5、6、7 拨下，使数码管显示当前模式为：C1。2、检查 JTAG TO USB 转换接口和 USB 连接线的连接，并且将 JTAG 线连接到核心板上的 JTAG 接口（核心板的第二个十针的插口）处。三 实验要求学习使用 Quartus II 9.0 软件，掌握 VHDL 文本描述和原理图描述的 RTL 级描述方法，掌握硬件设计方案下载到 FPGA 芯片的方法，掌握嵌入式逻辑分析仪分析硬件信号的方法。四 实验内容1、建立 MUX41A 的工程，利用 VHDL 语言设计 4 选 1 多路选择器的程序文件，并对其进行编辑，保存，综合。给出各语句的作用的说明。2、给出 VHDL 设计方
3、案的时序仿真波形，根据波形详细描述设计的功能特点。3、锁定引脚（附录 1） ，进行硬件下载测试。4、使用 SIGNALTAP II 对此 4 选 1 多路选择器进行实时测试。5、将实验过程和实验结果的测试详细过程写进实验报告。3实验二实验二 多功能计数器的设计多功能计数器的设计（设计性实验）（设计性实验）一 实验目的1、熟悉利用 Quartus II 9.0 软件开发数字电路的基本流程以及熟悉 Quartus II 软件的操作。2、了解使用 VHDL 语言和原理图设计进行 HDL 描述的实现方法。3、掌握多功能计数器设计的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用 JTAG
4、接口进行下载的常规设计流程。4、掌握使用 SIGNALTAP II 进行硬件采样的具体过程。二 实验前的准备1、将红色的 MODUL_SEL 拨码开关组合的 1、2、8 拨上，3、4、5、6、7 拨下，使数码管显示当前模式为：C1.2、检查 JTAG TO USB 转换接口和 USB 连接线的连接，并且将 JTAG 线连接到核心板上的 JTAG 接口（核心板的第二个十针的插口）处。三 实验要求设计一个含异步清零，同步使能，进位输出的 4 位 12 进制计数器的 VHDL 实现方案。四 实验内容1、建立 CNT12B 的工程，利用 VHDL 语言设计多功能计数器的程序文件，并对其进行编辑，保存，
5、综合。给出各语句的作用的说明。2、给出 VHDL 设计方案的时序仿真波形，根据波形详细描述设计的功能特点。3、锁定好引脚（附录 1） ，并进行硬件下载测试。要求分别采用手动键输入和 1Hz 分频时钟（附录 2）输入作为计数器时钟。可观察到，在手动输入时，每按动时钟键1 次，输出 LED 会变化组合。在 1Hz 分频的驱动下，LED 会连续变化。此外，在实验箱上测试所有控制信号和输出信号，包括异步清零 RST、同步使能 ENA 的同步和异步特性。4、将实验过程和实验结果的测试详细过程写进实验报告。5、使用 SIGNALTAP II 对此计数器进行实时测试，要求，计数器时钟输入采用计数器时钟输入采
6、用50MHz，使用 ENA 的上升沿作为触发，采样深度 128，采样时钟采用 50MHz 时钟输入。将实时采集的数据图形写进实验报告，并对其作出分析。4实验三实验三 数控分频器的设计数控分频器的设计（设计性实验）（设计性实验）一 实验目的1、熟悉利用 Quartus II 9.0 软件开发数字电路的基本流程以及熟悉 Quartus II 软件的操作。2、了解使用 VHDL 语言和原理图设计进行 HDL 描述的实现方法。3、掌握数控分频器的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用 JTAG 接口进行下载的常规设计流程。4、掌握使用 SIGNALTAP II 进行硬件采样的具体
7、过程。二 实验前的准备1、将红色的 MODUL_SEL 拨码开关组合的 1、2、8 拨上，3、4、5、6、7 拨下，使数码管显示当前模式为：C1.2、检查 JTAG TO USB 转换接口和 USB 连接线的连接，并且将 JTAG 线连接到核心板上的 JTAG 接口（核心板的第二个十针的插口）处。三 实验要求分别设计带计数使能的 12 分频器和 7 分频器的 VHDL 实现方案四 实验内容（一）（一）12 分频器的设计分频器的设计1、根据偶数分频器的原理确定 12 分频器的设计方案和主要实现流程。2、建立 DIV12 的工程，利用 VHDL 语言设计 12 分频器的主体程序文件，并对其进行编辑
8、，保存，综合。给出各语句的作用的说明。 （VHDL 描述方法）3、利用原理图输入的方法实现 12 分频器的总体功能。 （原理图描述方法）4、对 12 分频器的设计方案进行时序仿真，并根据波形详细描述设计的功能特点。（二）（二）7 分频器的设计分频器的设计1、根据奇数分频器的原理确定 7 分频器的设计方案和主要实现流程。2、建立 DIV7 的工程，利用 VHDL 语言设计 7 分频器的主体程序文件，并对其进行编辑，保存，综合。给出各语句的作用的说明。3、对 7 分频器的设计方案进行时序仿真，并根据波形详细描述设计的功能特点。（三）硬件功能测试（三）硬件功能测试1、使用 SIGNALTAP II
9、分别对 12 分频器和 7 分频器进行实时测试，要求，分频器时5钟输入采用 25MHz（可在 CLK 输入后接入一个二分频器实现 25MHz） ，使用 ENA的上升沿作为触发，采样深度 128，采样时钟采用 50MHz 时钟输入。将实时采集的数据图形写进实验报告，并对其作出分析。2、将实验过程和实验结果的测试详细过程写进实验报告。6实验四实验四 多阶时钟信号发生器的设计多阶时钟信号发生器的设计（设计性实验）（设计性实验）一 实验目的1、熟悉利用 Quartus II 9.0 软件开发数字电路的基本流程以及熟悉 Quartus II 软件的操作。2、了解使用 VHDL 语言和原理图设计进行 HD
10、L 描述的实现方法。3、掌握多阶时钟信号发生器的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用 JTAG 接口进行下载的常规设计流程。4、掌握使用 SIGNALTAP II 进行硬件采样的具体过程。二 实验前的准备1、将红色的 MODUL_SEL 拨码开关组合的 1、2、8 拨上，3、4、5、6、7 拨下，使数码管显示当前模式为：C1。2、检查 JTAG TO USB 转换接口和 USB 连接线的连接，并且将 JTAG 线连接到核心板上的 JTAG 接口（核心板的第二个十针的插口）处。三 实验要求以十进制计数器为基本功能单元，设计一个多阶时钟输出信号发生器。时钟信号输入锁定片上自
11、带的时钟引脚 L1，即实现 50MHz 的时钟信号输入。时钟信号输出实现 5M Hz、500K Hz、50K Hz、5K Hz、500 Hz、50 Hz、5 Hz、0.5 Hz 多阶输出。四 实验内容建立本实验工程 CLKGENE，工程文件夹名 CLKGENE（一）十进制计数器的设计（一）十进制计数器的设计1、采用 VHDL 文本输入设计一个十进制计数器的设计方案，以 CNT10.vhd 的文件保存于本实验的工程目录下。2、将十进制计数器的 VHDL 文件编译成符号文件 CNT10.bsf，存放于工程目录下。（二）多阶时钟输出信号发生器的设计（二）多阶时钟输出信号发生器的设计1、采用原理图输入
12、的方法，以十进制计数器为基本功能单元，实现多阶时钟信号分频输出。2、时钟信号输入锁定 FPGA 片上自带的时钟引脚 L1，即实现 50MHz 的时钟信号输入。时钟信号输出实现 5M Hz、500K Hz、50K Hz、5K Hz、500 Hz、50 Hz、5 Hz、0.5 Hz 多阶输出。73、对多阶时钟输出信号发生器的设计方案进行时序仿真，并根据波形详细描述设计的功能特点。 （因频率跨度较大，可只对 5M Hz、500K Hz 的信号进行时序仿真）（三）硬件功能测试（三）硬件功能测试1、锁定引脚，并进行硬件下载测试。要求，时钟信号输入锁定 FPGA 片上自带的时钟引脚 L1，即实现 50MH
13、z 的时钟信号输入。时钟信号输出实现 50 Hz、5 Hz、0.5 Hz 三信号输出与实验箱系统的 LED2、LED1、LED0 相连。并通过手表测算估计0.5 Hz 的信号输出的时间是否准确。2、使用 SIGNALTAP II 对本实验的多阶输出信号发生器进行实时测试。要求使用5Hz 输出作为采样时钟，采样信号不设触发，采样深度 128，采集采集 0.5 Hz 信号输出信号输出端口的实时信号。端口的实时信号。采集信号过程需要采集信号过程需要 2-3 分钟，请耐心等待。分钟，请耐心等待。将实时采集的数据图形写进实验报告。3、根据时序仿真波形、LED 闪烁时间测试、以及 SIGNALTAP II
14、 的实时采集波形，对该设计方案的实现情况进行详细分析。8实验五实验五 十六进制十六进制 7 段数码管驱动电路的设计段数码管驱动电路的设计（设计性实验）（设计性实验）一 实验目的1、熟悉利用 Quartus II 9.0 软件开发数字电路的基本流程以及熟悉 Quartus II 软件的操作。2、了解使用 VHDL 语言和原理图设计进行 HDL 描述的实现方法。3、掌握十六进制 7 段数码管驱动电路的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用 JTAG 接口进行下载的常规设计流程。4、掌握使用 SIGNALTAP II 进行硬件采样的具体过程。二 实验前的准备1、将红色的 MOD
15、UL_SEL 拨码开关组合的 1、2、8 拨上，3、4、5、6、7 拨下，使数码管显示当前模式为：C1.2、检查 JTAG TO USB 转换接口和 USB 连接线的连接，并且将 JTAG 线连接到核心板上的 JTAG 接口（核心板的第二个十针的插口）处。三 实验要求掌握十六进制 7 段数码管显示译码的原理，实现对应的显示译码器 VHDL 设计方案。四 实验内容（一）十六进制（一）十六进制 7 段数码显示译码器的设计段数码显示译码器的设计1、建立工程 DECL7S，参考课本 P140，结合实验设计 4-4 的实验原理，以文本输入的方式，给出十六进制 7 段数码显示译码器的 VHDL 设计方案。
16、2、将设计好的 VHDL 译码方案在 Quartus II 上进行编译、综合，并进行功能仿真，将仿真数据写入实验报告，并给出详细解释。（二）十六进制（二）十六进制 7 段数码显示译码器的硬件测试段数码显示译码器的硬件测试1、引脚锁定（附录 1）及硬件测试。将显示译码器的 VHDL 设计下载到 FPGA 上。2、输入码用实验箱上的拨码组合控制，输出码用实验箱上的 7 个 LED 显示。3、根据 LED 的显示情况对显示译码器硬件功能进行总结。（三）计数器和显示译码器的连接设计（三）计数器和显示译码器的连接设计1、建立工程 DIGIDISP，根据课本 P140，图 4-75 的顶层文件原理图，将一个 4 位计数器和显示译码电路连接起来，使用原理图输入方法实现 VHDL 的设计。2、对计数器和显示译码器相连接的设计方案进行综合、时序仿真，将仿真波形记录于9实验报告中，并给出对应解释。3、将计数器和显示译码器相连接的设计方案下载到 FPGA 中，要求，引脚锁定分别为CLOCK0 与按键 F1 锁定，RST0、ENA0 与拨码 SW1A、SW2A 锁定，显示译码输出信号端口与 LED6.0
