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1、第五章第五章 时序逻辑电路时序逻辑电路一、内容提要一、内容提要在时序逻辑电路中,任一时刻的输出信号不仅取决于当时的输入信号,而且还取决于电路原来的状态,或者说,还与以前的输入有关。时序电路通常包括组合电路和存储电路两部分,而存储电路是必不可少的。本章首先简单介绍同步时序电路的结构和分类,再介绍同步时序电路的分析方法和设计方法;介绍中规模标准时序模块电路:计数器、寄存器和移位寄存器等,最后介绍了用中规模标准模块电路构成实用时序电路的方法。二、重点难点二、重点难点1、本章的重点内容为: 同步时序逻辑电路的分析; 时序逻辑电路的设计; 用中规模标准模块电路构成实用时序电路。2、本章的难点为: 时序电
2、路的分析中,由状态转换表或状态转换图分析得出电路的逻辑功能。 在时序电路的设计中,根据给定的逻辑问题进行逻辑抽象,得出电路的状态转换图或状态转换表;对状态进行化简,将等价状态进行合并,以求得最简的状态转换图。 应用时序模块及组合电路构成逻辑功能电路。比如控制器,由时钟脉冲控制产生一系列控制其他电路与系统动作的控制信号。三、典型例题和习题解答三、典型例题和习题解答 5-15-1 分析题 5-1 图所示电路,画出时序图和状态图,起始状态 Q0Q1Q2Q3=0001。解解:状态图: CPQ0Q1Q2Q30000111000201003001040001时序图:CPQ0Q1Q2 Q35-25-2 分析
3、题 5-2 图所示电路,画出电路的状态图。解解:状态图: CPQ0Q1Q2000011002010300140005-35-3 JK 触发器组成 5-3 图所示电路。分析该电路为几进制计数器,并画出电 路的状态图。解:解:状态图: CPCPQ Q1 1Q Q2 2Q Q3 3 0000 1100 2010 3110 4001 5000该电路为五进制计数器5-45-4JK 触发器促成如图 5-4 图所示的电路。 (1) 分析该电路为几进制计数器,画出状态图。 (2) 若令 K3 = 1,电路为几进制计数器,画出其状态图。解:(1) CP Q1 Q2 Q3 0 1 2 3 4 5 6 70 0 0
4、1 0 0 0 1 01 1 00 0 11 0 10 1 10 0 0为 7 进制计数器(2) CP Q1 Q2 Q3 0 1 2 3 4 50 0 01 0 0 0 1 01 1 00 0 11 0 0为 4 进制计数器5-55-5 试画出题 5-5 图(a)所示电路中 B,C 端的波形。输入端 A,CP 波形如题 5-5 图(b)所示,触发器的起始状态为零。1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 CP A Q0Q1BC5-65-6 分析题 5-6 图所示电路,画出电路的状态图,说明电路能否自启动。解:解:状态图: CPCPQ Q1
5、1 Q Q2 2 Q Q3 3 Z Z01234567010 0 0 01 0 1 01 1 1 00 1 1 11 0 0 01 1 0 00 1 0 01 0 1 00 0 1 01 0 0 0该电路能够自启动5-75-7 分析题 5-7 图所示电路,画出电路的状态图,说明电路能否自启动。CPQ4 Q3 Q2 Q1 0 1 2 3 4 5 6 7 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 10 0 0 0 0 0 0 1 1 0 0 11 1 0 1 1 1 1 0 0 1 1 1 1 0 1 1 1 1 0 1 0 0 1 0 0 0 0 1 0 0 1 1 1
6、 0 0 1 0 1 0 0 0 0 1 1 0 1 0 1 1 0 1 1 0 1 1 0 0 0 1 1 1 0 0 0 0 1 0 1 1 0 1 0 0 1 0 1 1 1 0 0 0 1 1 1 1 1 1 11 1 1 0由状态图可见,电路图能够自启动5-85-8 画出题 5-8 图所示电路的状态图和时序图,简要说明电路的基本功能。解:状态图:功能分析:根据状态图可知:电路为三位格雷码发生器。5-95-9 画出题 5-9 图所示的状态图和时序图。解:状态图:时序图:5-105-10 如题 5-10 图所示,FF0 为下降沿触发的 JK 触发器,FF1 为上升沿触发的 D 触发器,试
7、对应给定的 RD,CP,J,K 的波形,画出 Q0,Q1的波形。5-115-11 试用下降沿触发的 JK 触发器设计一个同步时序电路,要实现的状态图如 题 5-11 图所示。解:解: 电路图:5-125-12 试用上升沿触发的 D 触发器和与非门设计一个同步时序电路,要实现的 状态图如题 5-12 图所示。解:电路图如下:5-135-13 试用下降沿触发的边沿型 JK 触发器和与非门,设计一个按自然态序进行 的七进制同步加法计数器。解:解:电路图:5-145-14 试用上升沿触发的边沿型 D 触发器和与非门,设计一个按自然态序进行 计数的十进制同步加法计数器。解:解:电路图:5-155-15
8、试用 JK 触发器设计一个同步十进制计数器,要实现的状态图如题 5-15 图所示。解:电路图如下:5-165-16 试设计一个具有如题 5-16 图所示功能的计数器电路,图中 M 为控制变量。 M = 0,计数器为 8421 码六进制加法;M = 1,计数器为循环码六进制 计数。解:电路图如下:5-175-17 试用 JK 触发器设计一个同步 2421(A)码的十进制计数器,电路的状态 图如题 5-17 图所示。解:电路图如下:5-185-18 试用 JK 触发器设计一个同步余 3 循环码十进制减法计数器,电路的状态 图如题 5-18 图所示。解:电路图如下:5-195-19 用 JK 触发器
9、设计一个步进电机用的三相六状态脉冲分配器。如果用 1 表 示线圈导通,用 0 表示线圈截止,则三个线圈 ABC 的状态图如题 5-19 图 所示。在正转时输入端 G 为 1,反转时为 0。解:电路图如下:5-205-20 用 JK 触发器设计一个按自然态序进行计数的同步加法计数器,要求当控 制信号 M = 0 时为六进制,M = 1 时为十二进制。解:电路图实现如下:5-215-21 分析题 5-21 图所示各电路,画出它们的状态图和时序图,指出各是几进 制计数器。解: 状态图:时序图:5-225-22 试分析题 5-22 图所示电路,指出各计数器的计数长度 M 是多少?并画出 相应的状态图。
10、 解:解:74161 为异步清零,同步置数的 4 位同步二进制加法计数器(a)为 13 进制同步加法计数器,状态转换图如下:(b)为 9 进制加法计数器,状态转换图如下:(c)为 15 进制计数器,状态转换图如下:(d)为 7 进制计数器,状态转换图如下:5-235-23 试分析题 5-23 图所示电路的计数长度为多少,采用的是哪种接法。分别 画出()和()的状态图。若电路作为分频器使用,则芯片() 的 CO 端输出的脉冲和时钟 CP 的分频比为多少?题 5-23 图 解:解:()为 7 进制同步加法计数器,其状态图如下:()为 5 进制同步加法计数器,其状态图如下:两片 74160 计数器之间采用异步接法。若电路作为分频器使用,则芯片()的 CO 端输出的脉冲和时钟 CP