《扫频信号发生器》由会员分享，可在线阅读，更多相关《扫频信号发生器（5页珍藏版）》请在金锄头文库上搜索。
1、扫频信号发生器的设计扫频信号发生器的设计1、设计任务设计任务扫频技术是电子测量中的一种重要技术，广泛用于调频放大器、宽频带放 大器、各种滤波器、鉴相器以及其他有源或无源网络的频率特性的测量。所 以我的设计任务是采用 DDS 来设计扫频信号发生器，在 KX2C5F+板上实现 逻辑综合、时序仿真及功能验证，得到最终的所需要的信号。2、设计原理设计原理1、扫频技术的原理将正弦信号加入线性时不变系统，其稳态响应是与输入信号相同频率的 正弦量，但它的幅值和相位则决定于具体系统的动态特性。为此，就需要分 析在正弦信号作用下，一定频率范围内系统的输出量和输入量的幅值比和相 位的变化规律，即系统的频率特性。一
2、个系统输出量与输入量之比称为频率 响应函数。即： )()( UYH其中，频率响应的模 A()=H()是表征输出与输入的幅度之比，称 为系统的幅频特性。频率响应的相位 ()= H()是表征输出与输入的相 位之差，称为系统的相频特性。 为了测量系统的频率响应，可以采用扫频的方法。采用扫频的方法通常需 要利用扫频信号发生器产生一定频率范围的扫频信号，并将这一信号加到被 测系统的输入端。同时，测出该系统对应的扫频输出。则测出的输出信号与对应的输入信号幅度之比就是系统的幅频特性。输出信号与对应的输入信号的相位之差就是系统的相频特性。2、DDS 实现原理DDS（Direct Digital Synthes
3、izer）即直接数字合成器，是一种新型的频 率合成技术。具有较高的频率分辨率，可以实现快速的频率切换，并且 i 改变 时能够保持相位的连续，很容易实现频率、相位和幅度的数字调控。DDS 中主要包括频率控制寄存器、相位累加器和正弦计算器3部分。其 中，频率控制寄存器用来装载并寄存输入的频率控制字加，得到正弦波的相 位值；正弦计算器则计算数字化正弦波的幅度。DDS 输出的一般是数字化的 正弦波，因此还需经过 DA 转换器和低通滤波器才能得到一个可用的模拟 信号。DDS 所产生的是固定频率的信号，其频率控制字 FSW 与输出信号， fout 和参考频率的 fc 之间的关系为：NclkFSWf 2.f
4、out扫频信号源只需在 DDS 原理图的基础上增加频率累加器，每来一个时钟脉冲，频率累加器根据起始频率和频率增量产生瞬时频率，然后经过相位累 加器运算输出扫频信号的瞬时相位，以此相位值寻址正弦值存储表，通过查 表得到与相位值对应的幅度量化值；在下个周期来临时，频率累加器一方面 将在上一个时钟周期作用后所产生的新的频率数据反馈到频率加法器的输入 端，以使频率加法器继续累加，频率累加的瞬时值与上一个周期相位累加器 反馈到相位加法器输入端的数据累加，然后再依此周期累加的相位值重新寻 址正弦值存储表，得到对应的幅度量化值。扫频信号源需要给定起始频率 fstart 终止频率 fstop 和每个周期的频率
5、增 量f，扫频信号源的起始频率控制字 start_fsw、终止频率控制字 stop_fsw 和频率增量控制字 inc_fsw 分别为：clkN start fffswstart2_clkN stop fffsw2_stopclkNfffsw2_inc3 3、设计方案设计方案起始频率 输出 1、频率累加器即为计数器，程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_unsigned.all;entity cnt32 isport(clk:in std_logic;data:in std_logic_vector(31
6、 downto 0);dout:out std_logic_vector(31 downto 0);频率累加器相位累加器正弦函数ROMend cnt32;architecture a of cnt32 is beginprocess(clk)variable q:std_logic_VECTOR(31 downto 0);beginif clkevent and clk=1thenif q128 then q:=q+16;else q:=data;end if;end if;dout=q;end process;end a;输出 dout 即为频率控制字，并且;16_fswstart;128_
7、fswstop;16_fswinc根据公式，可算出0.16MHZ，MHZNclkFSWf 2.foutstartf25. 1stopf2、相位累加器相位累加器由加法器和寄存器构成。（1）32位加法器 ADDER32，由 LPM_ADD_SUB 宏模块构成，设置 了2级流水线结构，使其在时钟控制下有更高的运算速度和输入数据的 稳定性。 （2）32位寄存器 DFF32，由 LPM_FF 宏模块担任。ADDER32与DFF32 构成的相位累加器其低十位 A9.0作为波形数据 rom 的地址。3、正弦函数 rom正弦波形数据 rom 模块 sin_rom 的地址线和数据线位宽都是10位，其 中的一个周
8、期的正弦数据有1024 个，每个数据有10位。Rom 中的MIF数据文件我是使用的 mif_maker 获得的。最终设计完成的顶层文件见下图：4、下载及测试结果下载及测试结果因为我所设计的是信号发生器，所以需要使用嵌入式逻辑分析仪来进行下 载，产生仿真波形。 逻辑分析仪的采样部件可以随设计文件一并下载于目标芯片中，用以捕捉 目标芯片内部系统节点处的信息或总线上的数据流，而且不影响原硬件系统的 正常工作。 逻辑分析仪的使用有以下几个步骤： 1.新建一个 SignalTap II Logic Analyzer File 2.调入待测信号 3.SignalTap II 参数设置，输入工作时钟信号 C
9、lock，在 Sample Depth 栏选 择 采样深度为 8K 位。 4.保存文件 5.编译下载 6.启动 SignalTap II 进行采样与分析，得到如下图的采样信号扫频信号仿真波形5、总结总结这次课程设计，我独立的完成了扫频信号发生器的设计。开始对扫频信号是 一无所知，通过看书， 、上网查阅资料等方式，对扫频信号有了具体的了解，并 且对设计有了初步想法，于是设计出了最开始的框图，然后去找老师进行交流 讨论，老师认为我的设计大体上可以使用，还需要注意一点细节。我先在宿舍 中完成各个模块的设计，并进行了仿真，但到了实验室中，使用板子以及逻辑 分析仪进行下载采样，开始得到的波形与所要的结果相去甚远，通过该波形看 出在有的正弦周期内采样点太少，导致输出的波形有正常的正弦波但还有其他 杂乱的波形，我想可能是频率字有时取得太大，而导致频率太大而取样的点太 少，所以减小了频率增加控制字和终止频率，通过几次改变，最终得到了理想 的输出波形。在完成这次课程设计之后其实还是挺高兴的，在实验室呆了整整 一天，最终成功地完成了我的设计。六、参考文献六、参考文献现代电子技术 2008 年 14 期基于 FPGA 的扫频信号源的研究与设计EDA 技术实用教程
