《EDA选修课作业8位十进制频率计设计》由会员分享，可在线阅读，更多相关《EDA选修课作业8位十进制频率计设计（9页珍藏版）》请在金锄头文库上搜索。
1、 南京工程学院选选修修课课EDA 设设计计题 目 8 位十进制频率计 院 系 通信工程学院 专 业 电子信息工程 班 级 学 生 姓 名 学 号 1一设计的目的和要求设计一个八位十进制的数字频率计：（1） 、能对方波测频率；（2） 、能用数码管显示。选择芯片：EPM71258LC84_15a) 锁定引脚b) 编译 c) 下载d) 试验箱配置2设计设备及器件 Max-plus2 软件，EDA6000 试验箱 3基本原理（1） 、频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，此时我们称闸门时间为 2 秒。闸门时间也可以大于
2、或小于一秒。闸门时间越长，得到的频率值就越准确，但闸门时间越长则每次测量一次频率的间隔越长。闸门时间越短，测得频率值刷新就越快，但测得的频率精度就受影响。本次的课程设计设计的频率计是测频法设计的八位十进制频率计，他有一个测频控制信号发生器，八个有时钟使能的十进制计数器，一个锁存器组成。4程序流程2五、功能模块说明及总体设计 （1）测频率控制信号发生器测频率控制信号发生器测频率控制信号发生器测频率控制 信号发生器 测频测量的基本原理是计算每秒钟内待测信号的脉冲个数。这就要求测 频率控制信号发生器的计数使能信号 EN 能产生一个 1 秒的脉宽的周期信号，并对频 率计的每一个计数器 CNT10 的
3、EN 使能端进行同步测控。当 TSTEN 高电平时，允许 计数；低电平时，停止计数，并保持其所计的数。在停止计数期间，首先需要一个所 存信号 LOAD 的上升沿将计数器在前一秒中的计数值所存进锁存器中，并由外部的 7 段译码器译出并稳定显示。所存信号之后，必须有一个清零的信号对计数器进行清零， 为下一秒的计数做准备 （2）计数模块计数模块计数模块计数模块 该十进制计数模块有八个一位十进制计数 器组成，计数器的特殊之处是：有一个时钟使能输入端 EN，用于锁定计数器。当高电 平时计数允许，低电平时计数禁止。 该测频的八位十进制频率计的计数模块，先通 过 VHDL 语言编写一位十进制计数器，再将其元
4、件例化后搭建一个八位十进制计数模 块。 （3）所存模块所存模块所存模块所存模块 所存模块是由锁存器构成的，主要是数 据的稳定显示，不会由于周期性的清零信号而不断的闪烁。在信号 LOAD 的上升沿后 即被所存到寄存器的内部，并由锁存器的输出端输出，然后由实验板上的额 7 段译码 器译成能在数码管上显示的相对应的数值（4）数码管显示 本文数码管采用动态显示方式，每一个时刻只能有一个数码管点 亮。数码管的位选信号电路是 MAX7000S 芯片6、实现的电路图8 位十进制频率计3七仿真调试45附录 程序代码LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTIT
5、Y CNT10 ISPORT (CLK:IN STD_LOGIC; -计数时钟信号CLR:IN STD_LOGIC; -清零信号ENA:IN STD_LOGIC; -计数使能信号CQ:OUT INTEGER RANGE 0 TO 15;-4 位计数结果输出CARRY_OUT:OUT STD_LOGIC); -计数进位 END ENTITY CNT10; ARCHITECTURE ART OF CNT10 IS SIGNAL CQI :INTEGER RANGE 0 TO 15;BEGIN6PROCESS(CLK,CLR,ENA)ISBEGINIF CLR= 1 THEN CQICLK,TSTE
6、N=SE, CLR_CNT=SC,LOAD=SL); U1:CNT10 PORT MAP(CLK=FSIN,CLR=SC,ENA=SE,CQ=SD (3 DOWNTO 0),CARRY_OUT=S1); -名字关联U2:CNT10 PORT MAP(CLK=S1,CLR=SC,ENA=SE,CQ=SD (7 DOWNTO 4),CARRY_OUT=S2);U3:CNT10 PORT MAP(S2,SC,SE,SD (11 DOWNTO 8 ),S3);-位置关联U4:CNT10 PORT MAP(S3,SC,SE,SD (15 DOWNTO 12),S4); U5:CNT10 PORT MAP(S4,SC,SE,SD (19 DOWNTO 16),S5); U6:CNT10 PORT MAP(S5,SC,SE,SD (23 DOWNTO 20),S6); U7:CNT10 PORT MAP(S6,SC,SE,SD (27 DOWNTO 24),S7); U8:CNT10 PORT MAP(S7,SC,SE,SD (31 DOWNTO 28),S8); U9:REG32B PORT MAP(LOAD=SL,DIN=SD(31 DOWNTO 0),DOUT=DOUT);END ARCHITECTURE ART
