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1、1毕业设计 基于 PLD 的 24 小时数字钟的设计系 电子信息工程系 专业 电子信息工程技术 姓名 杨雯 班级 电信 122 学号_1201043224 指导教师 徐敏 职称 讲师 设计时间 2014.10.082015.04.08 2摘摘 要要本设计基于 VHDL 语言在 EDA 平台上采用自顶向下的设计方法用 PLD 设计一个数字电子钟。该数字钟能实现时、分、秒计数的显示功能，且以 24 小时循环计时。采用硬件描述语言 VHDL 按模块化方式进行设计，然后进行编程，时序仿真等。利用 VHDL 语言完成了数字钟的设计。在 Quartus开发环境中编译和仿真了所设计的程序,经过仿真结果表明,
2、该设计方法切实可行,该数字时钟具有一定的实际应用性，体现了现在 EDA 的发展方向。整个系统结构简单，使用方便，功能齐全，精度高，具有一定的开发价值。关键词：关键词： 数字钟,EDA,PLD，VHDL3目录目录摘摘 要要.2 目录目录.3 第一章 引 言.4 1.1 课题的背景、目的.4 1.2 设计内容.4 1.31.3 方案论证方案论证.5 1.3.1 设计要求.5 1.3.2 方案论证.5 第二章 EDA、VHDL、PLD 简介.7 2.1 EDA 技术.7 2.2 FPGA/CPLD 的概述.7 2.32.3 硬件描述语言硬件描述语言VHDLVHDL.8 2.3.1 VHDL 的简介.
3、8 2.3.2 VHDL 语言的特点.9 2.3.3 VHDL 的设计流程.9 第三章 数字钟设计.10 3.13.1 数字钟的工作原理数字钟的工作原理.10 3.23.2 数字钟模块设计数字钟模块设计.11 3.2.1 秒计数器模块的设计.11 3.2.2 分计数器模块的设计.13 3.2.3 小时计数器模块的设计.16 3.2.4 译码驱动模块的设计.18 3.3 数字钟模块图.20 3.4 晶体振荡器.20 3.5 分频器.21 3.6 数字钟原理图.22 第四章 系统仿真.23 4.1 秒计数器电路仿真.23 4.2 分计数器电路仿真.23 4.3 小时计数器电路仿真.23 4.4 译码驱动电路仿真.24 总结与展望.25 致 谢.26 参考文献.27 附 件 A.28
