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1、 龙芯龙芯 CPU DDR3CPU DDR3 布线设计指导布线设计指导及软件调试说明及软件调试说明 产品型号：产品型号：龙芯龙芯 3A3A 20201 13 3 年年 1 1 月月 龙芯中科技术有限龙芯中科技术有限公司公司 Page 2 of 20 阅读指南阅读指南 本手册是龙芯 3A、3B 及 2G 芯片的内存软硬件设计指导，分为两部分，第一部分为硬件设计的指导及布线约束文件，第二部分为软件调试说明，适用于针对龙芯 3A、3B 及 2G 处理器的主板设计。 Page 3 of 20 修订历史修订历史 文档更新记录文档更新记录 文档编号: 文档名: 龙芯 CPU DDR3 布线设计指导及软件调
2、试说明 版本号 V1.3 创建人: 符兴建 创建日期 : 2012.5.28 更新历史更新历史 序号. 更新日期 版本号 更新人 更新内容 1 2012.5.28 V1.0 符兴建 初稿完成 2 2012.9.29 V1.1 符兴建 1、DDR 所有信号走线改为参考地平面 3 2013.1.8 V1.2 陈新科 增加第二部分，软件调试说明 4 2013.1.15 V1.3 符兴建 修改 DDR 信号线到其它信号线间距离约束 5 6 7 8 Page 4 of 20 目目 录录 第一部分 DDR3 硬件设计指导 . 5 1. 说明 . 5 2. 电源设计要求 . 5 3、PCB 布局及走线要求
3、. 5 3.1 信号分组（DDR3 signal groups） . 6 3.2 叠层和布线层使用 . 6 3.3 参考平面 . 8 3.4 时钟信号组布线要求 . 8 3.5 控制信号 . 9 3.6 命令信号 . 10 3.7 数据信号 . 12 3.8 数据选通信号 . 13 第二部分 DDR3 软件调试说明 . 15 4. 内存基础知识 . 15 5. 龙芯芯片的访存流程 . 16 6. Pmon 内存初始化代码介绍（3A/B、2G/H） . 16 7. 内存故障诊断 . 18 Page 5 of 20 第一部分第一部分 DDR3DDR3 硬件设计指导硬件设计指导 1. 1. 说明说明
4、 本文档为基于龙芯 3A、3B 及 2G 芯片的主板设计提供内存设计及 layout 指导，根据我 们针对现有的开发系统的信号测试结果及龙芯 CPU 的特点，给出了目前我们认为比较合理 的内存设计方案。本方案针对采用 DDR3 DIMM 插槽的主板设计方案，其它情况我们后续会 补充完善，现阶段请跟我们技术人员联系。 2. 2. 电源设计要求电源设计要求 Vref 信号，该信号电流较小， 但是该信号的不稳定会导致时序误差、 产生比较大的 jitter 等问题，所以需要保证 Vref 电压值稳定，波动范围小于+-2%。对于 Vref 的走线要求： 1）走线宽度 30mils，推荐走在表层 2）距离
5、其它信号走线距离大于 20mil，距其它干扰源（power switch，晶振等）250mil 以上 3） Vref 通过 1%的电阻对 DIMM_VDD 分压产生， 在 DIMM 插槽的每一个 Vref 引脚和 CPU 的每个 Vref 引脚附近至少放置 0.01uF 和 0.1uF 电容各一个，在分压电阻附近放置 1 个 0.1uF 电容。 VTT 电压的设计及走线要求 1）VTT 瞬间电流需求较大，请采用专用的电源芯片产生，禁止使用电阻分压方式 2）VTT 铺铜走在表层，产生 VTT 的电源电路距 DIMM 插槽上的 VTT 引脚尽量近 3）VTT 的铺铜平面上靠近 DIMM 插槽的位置
6、放置 4 个 0.1uF 电容，另外需再放 12 个 1022uF 的电容。 时钟、命令和控制信号线在内存条上以 MEM_VDD 作为参考平面，而在 Loongson 3A 上 参考平面为 GND。为解决信号线跨分割带来的信号完整性问题，需要在 DIMM 条附近增加 连接 MEM_VDD 和 GND 的电容。 3 3、PCBPCB 布布局及走线要求局及走线要求 本节主要包括 DDR3 接口 PCB 设计指导。 任何偏离该指导中给定的信号拓扑和走线均需 要通过仿真和验证，以确定满足 DDR3 SDRAM 和系统时序要求。 DDR3 接口的 PCB 设计主要包括信号线的线宽/线距、 叠层与阻抗控制
7、、 走线的长度限制等方 面，本文档对于这几个方面都有详细的说明。 对于每个 DDR 控制器连接 2 个 DIMM 插槽的设计，推荐使用下面的信号连接方式： DIMM0 CLK0&1； SCSN0&1；ODT0&1；CKE0 DIMM1 CLK2&3； SCSN2&3；ODT2&3；CKE1 Page 6 of 20 3.1 3.1 信信号分组（号分组（DDR3 signal groupsDDR3 signal groups） DDR3 接口信号分为 4 个信号组：时钟、控制、命令、数据和数据选通信号，表 1.1 对 信号的分组情况进行了说明。 表 1.1 DDR3 信号分组 Group Sig
8、nal Name Description 时钟（Clock） CLK5:0 and CLK#5:0 System Memory Differential Clocks 控制（Control） CS#3:0,CKE3:0,ODT3:0 Chip select, Clock enable, On-Die termination 命令（Command） A14:0, BA2:0, WE#, CAS#,RAS# Memory address bus, Bank select, Write enable, Column address select, Row address select 数据和数据选通
9、 （Data and Data Strobes） DQ7:0, DM0, DQS0, DQS#0 Byte Lane0 DQ15:8, DM1, DQS1, DQS#1 Byte Lane1 DQ23:16, DM2, DQS2, DQS#2 Byte Lane2 DQ31:24, DM3, DQS3, DQS#3 Byte Lane3 DQ39:32, DM4, DQS4, DQS#4 Byte Lane4 DQ47:40, DM5, DQS5, DQS#5 Byte Lane5 DQ55:48, DM6, DQS6, DQS#6 Byte Lane6 DQ63:56, DM7, DQS7, DQS#7 Byte Lane7 CB7:0, DM8, DQS8, DQS#8 Byte Lane8 数据和数据选通组中的每个 Byte Lane（Lane0Lane8）均可和时钟、控制、命令一样， 布线时作为一个单独的同组信号看待。 3.2 3.2 叠层和布线层使用叠层和布线层使用 PCB 设计推荐采用 6 层 PCB 叠层结构，叠层如图 1.1 所示 Page 7 of 20 图1.1 推荐的六层PCB板叠层结构图（DIMM） Page 8 of 20
