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1、Modelsim 使用常见问题及解决办法使用常见问题及解决办法在 ISE 启动 modelsim 时遇到问题 1。我在 ISE 中启动 modelsim 时出现了下面的错误Loading work.tb_ic1_func # * Error: (vsim-19) Failed to access library xilinxcorelib_ver at “xilinxcorelib_ver“. # No such file or directory. (errno = ENOENT) # * Error: (vsim-19) Failed to access library unisims_v
2、er at “unisims_ver“. # No such file or directory. (errno = ENOENT) # Loading work.fifoctlr_ic_v2 # * Error: (vsim-19) Failed to access library xilinxcorelib_ver at “xilinxcorelib_ver“. # No such file or directory. (errno = ENOENT) # * Error: (vsim-19) Failed to access library unisims_ver at “unisims
3、_ver“. # No such file or directory. (errno = ENOENT) # * Error: (vsim-3033) fifoctlr_ic_v2.v(126): Instantiation of BUFGP failed. The design unit was not found. 是什么原因？ “点到仿真模式，在 source 里面选中你建立工程选择的芯片，然后看 Processes，点开， 有个 compile HDL simulation library，运行一下就 OK 了” 2.ISE 用用 modelsim 仿真提示：仿真提示：# * Erro
4、r: (vish-4014) No objects found matching *.结果仿真时老是报错：结果仿真时老是报错：# * Error: (vish-4014) No objects found matching *. # Error in macro ./test_top_tb.fdo line 10 # (vish-4014) No objects found matching *. # while executing # “add wave *“ 解决办法，改解决办法，改 modelsim.ini 文件中的一个参数：文件中的一个参数：VoptFlow = 0# * Error:
5、 (vish-4014) No objects found matching XXXX. 在之前的设计里有一个信号 XX, 并且保持在 wave.do 文件里 现在这个信号在你的设计你被去掉了，modelsim 仍然调用旧的 wave.do，找不到对应的信 号 XX, 就报错误 这个错误可以忽略3.当对当对 IP 核修改后，用核修改后，用 Modelsim 仿真显示：仿真显示：No entity is bound for inst 或或 CE is not in the entity。（。（CE 是改动后添加的一个管脚），从而仿真无结果。是改动后添加的一个管脚），从而仿真无结果。 解决办法：首
6、先选中该 IP 核的.xco 文件点击右键-属性 将属性改为 “Synthesis/Imp + Simulation.“ 然后将其对应的.v 或.vhd 文件的属性也改为 “Synthesis/Imp + Simulation.“ 4.启动 modelsim 后，没有出错，但是有 warning：(vsim-3009) TSCALE - Module ODDR does not have a timescale directive in effect, but previous modules do.输入信号均正确，调用的 IP core 或原语的输出为高阻态。解决办法：modelsim 中调
7、用该 IP core 或原语的库不匹配，在 xilinx 中找到其所在的库 unisims，并重新编译至 modelsim 的 UNISIMS_VER 库中。问题可得到解决。Q1：设计中用到厂商提供的 IP 时，编译时出现“(vopt-3473) Component instance “XXXX“ is not bound.”A1：编译时，需要把所需的 Libray 添加到编译命令中，如“vsim -L C:/Modeltech_6.2b/xilinx_lib/XilinxCoreLib .”。Q2：vhdl 和 verilog 混合仿真时，vhdl 和 verilog 代码中会调用同一个组件
8、，但是他们分别来自不同的 library，如 unisim 和 unisim_ver，它们相互并不通用，及 verilog 不能调用 unisim_ver 的组件，会造成组件找到却没办法绑定的错误，如：“Port Q not found in the connected module”？A2：当仿真时，由于 vhdl 代码中会指定从那个库文件里面提取，而 verilog 代码中没有，所以使用 vsim命令时，把 verilog 所需的库放在第一个，而后放 vhdl 所需的库，这样，verilog 会从 unisim_ver 代码开始查询组件。Q3：“ERROR: ./: Unresolved reference to glbl in glbl.GSR“A3：在仿真工程中添加 glbl.v 文件（一般在/ise/verilog/src/glbl.v，同理 Quartus）,把 testbench.v 和 glbl.v同时选中后进行仿真，即 vsim -t 1ps -L unisims_ver work.glbl work.tb。
