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1、Page 1 of 6技术文章 MS-2677JESD204B子类(第二部分)：子类 1与子类2系统考虑因素 作者：Del Jones，ADI公司高速转换器部门应用工程师简介在“JESD204B子类(第一部分)：JESD204B子类简介与确定性延迟”一文中，我们总结了JESD204B子类和确定性延迟，并给出了子类0系统中多芯片同步的应用层解决方案详情。本系列的第二部分详细讨论子类1和子类2的不同之处。具体而言，我们将讨论满足确定性延迟相关的时序要求时遇到的挑战、子类2中器件时钟速度限值，以及对于给定的系统应用，采用何种子类效果最佳的相关指导。子类1在子类1系统中，确定性延迟的精度取决于器件时钟
2、和SYSREF之间的时序关系，以及系统中这些信号的分布偏斜。除了SYSREF的设置时间和保持时间要求(TSU和THOLD)，应用对于确定性延迟不确定的容忍程度对于定义SYSREF与器件时钟的应用分布偏斜要求而言至关重要。精确捕获SYSREF采用JESD204B接口的转换器具有极高的采样速率。为了降低系统中的相位噪声，这些转换器通常会使用一个参考时钟，该参考时钟与JESD204器件时钟相同，其速率等于或大于采样速率。在很多情况下，该时钟频率为GHz级。在如此高的速度下，要满足设置和保持时间要求就会变得非常具有挑战性。为了简化系统设计，对于JESD204B系统组成部分的各器件而言，也许有必要采用可
3、编程的SYSREF和/或器件时钟相位失调。子类1相对于子类2所具有的一个优势，是前者采用源同步时钟。子类2系统使用系统同步时钟，相比使用源同步时钟会更早遇到频率限值问题。后文我们详细考察子类1和子类2时序示例时，将加以说明。确定性延迟不确定性确定性延迟不确定性(DLU)在JESD204B系统中表现为LMFC偏斜，由系统中最早与最迟可能捕获的SYSREF时间之差确定。图1显示的是最差情况下的DLU，此时系统中在很多应用中，都以能够接受这种最差情况下的DLU作为要求。这些应用可能无需过于严格地控制器件的时钟分布偏斜。确保SYSREF的脉冲宽度 (2 TDCLK)，然后控制SYSREF分布偏斜，就应
4、当足以满足系统时序要求。对于无法接受额外器件时钟不确定性的应用，就必须严格控制器件的时钟分布偏斜，保证系统中每一个器件的SYSREF时序要求得到满足。这种情况见图2；不确定性由下式给出：DLU = DSSYSREF + T“Valid Window”其中，T“Valid Window” = TDCLK - (TSU + THOLD)图1. 确定性延迟不确定性的最差情况一切器件均不满足SYSREF捕获的设置和保持时间要求1。当系统中器件时钟的分布偏斜不受控时便会发生；它会使最多一个器件的时钟(DCLK)产生不确定性。这种不确定性会叠加到SYSREF分布偏斜中(DSSYSREF)，形成总DLU。D
5、LU = DSSYSREF + TDCLKDSSYSREF是系统中SYSREF的最早到达时间以及SYSREF的最迟到达时间之差(针对系统中的全部器件而言)。在图中，TSU是 TDCLK和THOLD is TDCLK。最早到达的SYSREF (A)在可能的最早时间加以捕获(DCLKA刚好满足设置时间要求)，而最迟到达的SYSREF (N)在可能的最晚时间加以捕获(DCLKN刚好不满足设置时间要求)。因此，相应的LMFC对齐误差等于DSSYSREF + TDCLK。1 为保持DLU概念图示的清晰明了，此处未考虑时钟抖动和工艺、电压以及温度(PVT)的变化。Page 2 of 6使用AD9250的S
6、YSREF时序示例AD9250是一款14位、250 MSPS双通道ADC，具有JESD204B串行数据输出能力，额定速率为5 Gbps。为了最大程度提升PLL性能，AD9250可支持高达1.5 GHz的器件时钟速度。这便为如何在最苛刻的系统DLU要求下使用走线长度匹配来满足SYSREF时序提供了一个极佳的演示实例2。以下为本例条件： DCLK = 1.5 GHz(667 ps周期) TSU = 500 ps和THOLD = 0 ps 例如，系统DLUMAX =1 DCLK (667 ps)满足SYSREF时序的对内走线长度匹配根据示例规格，满足设置与保持时间的“有效窗口”为167 ps (66
7、7 ps TDCLK 500 ps TSU)。传播时间是信号离开源电流到达吸电流的时间。SYSREF传播时间减去DCLK的传播时间必须低于167 ps才能满足设置时间要求，且必须高于0 ps才能满足保持时间要求。为了大致将此传播时间的差异转换为英寸单位，我们估算在FR-4材料上传播1英寸的时间为167 ps。因此，对于系统内的每一对SYSREF/DCLK，需满足下列路由要求：DCLK走线长度 SYSREF走线长度 DCLK走线长度 + 1英寸满足这一要求可以保证SYSREF在有效窗口期间进行转换，如图4所示。2 DLU等于器件时钟是满足SYSREF时序要求的最差情况。MS-2677最小化确定性
8、延迟不确定性如以上DLU等式所示，通过保证每一对SYSREF/DCLK均满足设置与保持时间，以及最小化对内分布偏斜，便可最小化DLU。若要满足设置与保持时间要求，JESD204B系统中的每一个器件都应有自己的SYSREF/DCLK对。可通过在各对内实现走线长度匹配，从而保证时序。走线长度匹配限值由SYSREF开关的有效窗口时间确定。此外，SYSREF应在DCLK的捕获边沿上输出，且SYSREF长度必须大于DCLK的长度，以满足保持时间要求(如果THOLD等于0，则长度可以相等)。由于采用了走线长度匹配，最小化对内分布偏斜基本上等同于最小化SYSREF分布偏斜。该分布偏斜限值等于DLU限值减去有
9、效窗口时间，同样可以通过走线长度匹配来处理。DLU限值由应用要求所决定。这些最小化DLU的方法如图3所示。由于JESD204b系统中的每一个器件都有各自的SYSREF/DCLK对，满足捕获SYSREF的时序要求与使用源同步时钟的任何系统类似。每个器件的时序裕量都视为与系统中的其他器件无关。图2. 满足SYSREF设置与保持时间的DLU图3. 由3个器件组成的JESD204B系统的SYSREF/DCLK路由MS-2677Page 3 of 6图4. 满足SYSREF/DCLK时序要求SYSREF设置和保持时间监控ADI的AD9680可实现SYSEREF设置和保持时间监控电路，协助调节SYSREF
10、和器件时钟之间的相对时序。用户监控这两个寄存器，便能确定捕获SYSREF时是否存在违背时序要求的风险。如果任一寄存器给出时序裕量不足的指示，用户就应当调节SYSREF与器件时钟的相对位置。在上例中，通过调节SYSREF相对于器件时钟的相位(比如利用AD9528)，或者通过调节SYSREF和/或器件时钟信号的走线长度，即可实现该操作。确定性延迟精度为了更好地理解系统的确定性延迟不确定性是如何设置的，需对应用有所了解。要求确定性延迟的大部分系统需精确知道哪个时间样本标记目标数据的起始。确定性延迟经常用来同步系统中的多个转换器。这称为多芯片同步。在这些系统中，所有转换器都需要进行样本对齐。因此，确定
11、性延迟必须具有“样本精度”。这些系统的DLU应当等于 样本时钟。器件时钟等于采样时钟倍数的优势是通过样本精确性来简化捕获SYSREF的任务。在采用AD9250的示例中，器件时钟等于采样时钟的6倍。为了实现样本精度，采样时钟的DLU要求可以转化为3器件时钟， 如图7所示。从我们采用AD9250的示例中可以看到，有了调节每个器件SYSREF相位的能力，则哪怕最苛刻的DLU要求也能轻松得到满足。当器件时钟为采样时钟的倍数时，捕获SYSREF以实现样本精度将得到极大的简化。随着转换器的采样速率上升至1 Gbps及以上，SYSREF以及器件时钟实现相位延迟的能力将会变得非常重要。满足DLU限值的对内走线
12、长度匹配由于DLU限值为667 ps，并且我们知道DLU限值和对内(或SYSREF)分布偏斜(DSSYSREF)之间的关系，因此便可直接推导出走线长度匹配限值：DSSYSREF = DLU T“有效窗口” = 667 ps 167 ps = 500 ps因此，所有SYSREF/DCLK对的对内分布偏斜必须在下式计算值以内3：500 ps 167 ps/英寸 = 3英寸图5显示了时序图5显示了此示例的时序。“最佳情况”分布偏斜(DSSYSREF)指的是允许较为宽松的走线长度匹配要求。3 500 ps表示SYSREF最差情况下的偏斜，应当用来确定走线长度的匹配限值。满足SYSREF时序和DLU限值
13、的高级解决方案当然，使用较慢的器件时钟可以解决这个问题，使长度匹配变得更容易一些。这样做会牺牲一些系统相位噪声性能。与此类似的解决方案是放宽DLU要求；如此可以保留更佳的系统相位噪声性能优势。至于DLU要求如何实现则取决于各应用。后文确定性延迟精度相关内容中将讨论这些问题。如果需要更高的相位噪声性能，而DLU要求无法放宽，那可能便无法满足SYSREF/DCLK器件内偏斜和器件间偏斜的路由要求(就上例而言，分别是1英寸和3英寸)。这种情况下，需要的是器件时钟和/或SYSREF的可调节相位延迟。根据设置和保持时间，调节分辨率必须低于“有效窗口”。图5. 满足对内分布偏斜要求示例中的“有效窗口”为1
14、67 ps。某些FPGA在满足较低的调节分辨率要求时可能会有困难。然而，AD9528满足这一要求，因为它能以60 ps的步长调节SYSREF相位延迟，且所有输出的变化低于50 ps。图6显示如何延迟SYSREF以满足时序要求。图中，SYSREF以60 ps增量进行延迟。建议选择一个相位设置，将SYSREF边沿置于靠近有效窗口中央的位置。在图中，绿色边沿表示相位设置良好，红色边沿表示设置不佳。相位设置为3表示处于有效窗口中央，应在这种情况下使用。图6. 满足时序要求的SYSREF可编程相位延迟MS-2677Page 4 of 6其他有助于SYSREF捕获的功能包括更改SYSREF捕获的器件时钟边
15、沿，以及更改SYSREF用来对齐LMFC的边沿。很多集成JESD204B接口的ADI转换器都提供这些功能。子类2在子类2系统中，确定性延迟的精度取决于器件时钟和SYNC信号之间的时序关系，以及消耗时序预算的各因素；后文将讨论这些因素。在子类1中，应用的确定性延迟不确定性容差对于定义该应用的SYNC以及器件时钟走线长度匹配而言至关重要。精确捕获并启动SYNC满足精确捕获SYNC所需时序要求时面临的挑战与子类1的讨论中捕获SYSREF所面临的挑战基本相同。然而，由于子类2采用系统同步的时钟方案，因此各捕获器件无法单独执行时序分析，并且在多转换器应用中情况还将变得更为复杂。不仅如此，还必须考虑到启动
16、SYNC信号后的不确定性。系统中，每一个采用系统同步时钟的器件都将消耗部分时序预算。消耗时序预算的因素有：时钟分布偏斜(DSDCLK)、用于多转换器系统的SYNC分布偏斜(DSSYNC)、SYNC信号传播延迟、每个JESD204B发送器的设置与保持时间要求，以及每个JESD204B接收器SYNC输出端的时钟到SYNC输出延迟。子类2中器件时钟上限JESD204B标准确认采用子类2会限制器件时钟速率，这是因为系统同步时钟方案所导致。标准的附录B建议此限值为500 MHz：“由于SYSREF是源同步信号，该信号能通过与器件时钟进行精确相位对齐而生成，因此希望让器件时钟速率工作在500 MHz以上的系统设计人员可能更愿意使用子类1的方法。”让我们来讨论一个详细的时序示例，说明为什么会有这样的限制。子类2多DAC时序示例让我们考察将两个子类2 DAC器件连接到单个逻辑器件的发送器应用，如图9所示。SYSREF捕获的潜在问题除了满足SYSREF设置和保持时间要求以及DUL要求外，还可能存在与SYSREF捕获相关的其他问题
